Делитель частоты на основе пересчётной схемы на D-триггерах

Делитель частоты на основе пересчётной схемы на D-триггерах

Делитель частоты на основе пересчётной схемы на D-триггерах

Реферат

Курсовая работа по дисциплине «Схемотехника» содержит пояснительную записку на 31 листа формата А4, 1 лист формата А2, включающую 8 таблиц, 14 рисунков, и 6 источников.

ДЕЛИТЕЛЬ ЧАСТОТЫ, КАРТА КАРНО, ТРИГГЕР, ИНТЕГРАЛЬНАЯ МИКРОСХЕМА, СЕМИСЕГМЕНТНАЯ ИНДИКАЦИЯ, ВРЕМЕННАЯ ДИАГРАММА, ПРИНЦИПИАЛЬНАЯ СХЕМА, ДВОИЧНЫЙ СЧЁТЧИК.

Целью курсовой работы является проектирование делителя частоты на основе пересчётной схемы на D-триггерах с заданным коэффициентом деления и реализация 7-сегментной индикации результата работы делителя.

Введение

В ходе данной курсовой работы необходимо спроектировать делитель частоты с коэффициентом деления К=48. Построить делитель частоты можно с помощью обычного двоичного счетчика, если его модуль=. Счетчик по модулю можно реализовать без дополнительных логических элементов. Но в нашем случае мы видим, что .

Для данного коэффициента можно использовать несколько вариантов синтеза счетчиков по модулю отличных от , в ходе работы выясним какой из них имеет меньшие аппаратные затраты и более приемлем для применения для данного делителя частоты.

Так же необходимо рассмотреть возможность применения делителя частоты с использованием счетчиков СИС ТТЛ (интегральные схемы средней степени интеграции транзисторно-транзисторной логики). Данный способ является простейшим вариантом реализации делителя частоты и, как следствие, должен иметь маленькие аппаратные затраты.

Следующим этапом данной курсовой работы будет являться реализация восстановления нормальной работы делителя при сбойных ситуациях. Для построения антисбойной схемы будем использовать запрет комбинаций, недопустимых для данного счетчика и построение соответствующих комбинационных схем.

Запуск и останов схемы будет выполнен по внешним сигналам управления с помощью внешней синхронизации.

Задачи: Разработка алгоритма устройства, VHDL-модели, функциональной и принципиальной схемы; анализ временных диаграмм; расчеты и оценка быстродействия и энергопотребления;

1. Литературный обзор

Делитель частоты - электронное устройство, уменьшающее в целое число раз частоту подводимых к нему периодических колебаний. Для деления частоты применяют: электронный счётчик (триггер), самовозбуждающийся генератор синусоидальных колебаний, регенеративное устройство, самовозбуждающийся генератор с устройством фазовой автоматической подстройки частоты (ФАПЧ), релаксационный генератор и др.

В самовозбуждающемся генераторе синусоидальных колебаний деление осуществляется синхронизацией его частоты на субгармоническом колебании частоты внешнего периодического сигнала с использованием явления захватывания частоты. В регенеративном Д. ч. синусоидальных колебаний (Рисунок 1) на преобразователь частоты подаются периодический сигнал частоты f, подлежащей делению, и сигнал частоты (k - 1)․ f/k (k - коэффициент деления), возникающий в цепи обратной связи только при подведении на вход Д. ч. напряжения преобразуемой частоты. На выходе преобразователя выделяется сигнал разностной частоты, равной f/k. В устройстве, состоящем из самовозбуждающегося генератора и ФАПЧ, фазовым детектором сравниваются частота гармонического колебания в k раз большая, чем основная частота колебаний генератора, и делимая частота. С выхода фазового детектора напряжение рассогласования, пропорциональное разности сравниваемых частот, подаётся на генератор и изменяет его основную частоту до тех пор, пока она не станет точно в k раз меньше делимой частоты. Для деления частоты повторения импульсных сигналов применяют Д. ч. на релаксационных генераторах, работающих в периодическом режиме с захватыванием частоты повторения импульсов на субгармоническом колебании или в ждущем режиме с периодом повторения импульсов большим в k раз.

Рисунок 1 - Схема регенеративного делителя частоты.

Для деления частоты на 2, 4, 8, 16 и т.д. достаточно организовать цепочку, состоящую из нужного числа счетных, так называемых, D-триггеров. Для деления частоты в «нестандартное» число раз, к примеру, на 3 или 5, необходима специальная схема контроля, которая бы сбрасывала все триггеры при определенном их состоянии, чтобы счет начинался с нуля. В данной работе применим именно этот способ реализации делителя частоты, потому что он больше всего подходит под данное задание и более прост в исполнении.

Варианты синтеза счетчиков по модулю отличных от :

. Асинхронный счетчик с управляемым сбросом;

. Асинхронный счетчик с нормированным сбросом;

.Асинхронный счетчик с нормированным сбросом (с разбиением на коэффициенты);

. Счетчик с межразрядными связями;

. Делитель частоты с использованием счетчиков СИС ТТЛ (интегральные схемы средней степени интеграции транзисторно-транзисторной логики).

Для выполнения задания я выбрал асинхронный счетчик с управляемым сбросом имеет меньшие аппаратные затраты и более приемлем для применения для данного делителя частоты.

При построении счетчика с асинхронным управляемым сбросом выявляется момент достижения содержимым счетчика значения Кпер и это является сигналом асинхронного сброса счетчика в текущем такте. Следовательно, состояние счетчика, соответствующее значению Кпер, будет промежуточным и кратковременным, а последнее устойчивое состояние счетчика соответствует значению Кпер-1. На Рисунке 3 показана схема и временные диаграммы работы счетчика с коэффициентом пересчета Кпер = 10 на основе микросхемы счетчика с асинхронным сбросом ЭКР1554ИЕ23. В процессе моделирования делителя в программе будем использовать счётчик 7493(аналог данной микросхемы)

Рисунок 2 - Счетчик с управляемым асинхронным сбросом. Схема включения (а) и временные диаграммы работы (б)

2. Алгоритм устройства

Выбранный мною асинхронный счетчик с управляемым сбросом работает по следующему алгоритму:

1.По фронту синхросигнала считать входной сигнал. В состоянии счёта на входе сброса должна присутствовать единица.

.Счётчик сбрасывается по отрицательному фронту синхросигнала.

.Схема делителя вырабатывает 1 синхроимпульс на выходе каждые 48 входных синхроимпульсов.

.В момент сигнала «СТОП» схема прекращает счёт. Сигнал «СТОП» подаётся при переходе счётчика в запрещённое состояние.

Работа делителя:

В данной работе будем использовать обычный асинхронный счетчик-делитель без разложения коэффициента. Эти счетчики имеют последовательность счета от 0 до K-1, по достижению K - счетчик сбрасывается в 0 и возобновляет счет с нулевого состояния.

Коэффициент деления К=48.

Число элементарных автоматов (триггеров), необходимых для построения счетчика с заданным коэффициентом пересчета, равно числу его разрядов и определяется по формуле: n = log2K, где K - коэффициент пересчета (модуль, период счетчика) - максимальное число внутренних состояний, которое должен иметь счетчик. Очевидно, что это число равно максимальному числу входных сигналов, которое может сосчитать счетчик.

Рассчитаем количество триггеров, которые нам понадобиться для реализации счетчика: n =6

Для =48 двоичный код <

3. Функциональная схема и структура взаимодействия

Устройство осуществляет изменение частоты сигнала на выходе по отношению к входному сигналу в 48 раз. На каждые 48-импульсов на входе схемы формируется один импульс на её выходе. Длительность формируемых импульсов может существенно отличаться от длительности импульсов, поступающих на вход схемы. Для того, чтобы перевести D-триггер в счетный режим, нужно соединить инверсный выход триггера Q с его D-входом. Теперь, если подать сигнал на вход С, такая схема тоже будет работать как делитель. Выходной сигнал такого делителя снимается с выхода Q триггера. Предположим, что после включения триггер установился в единичное состояние. Это означает, что на инверсном выходе триггера (Q) присутствует логический ноль. Этот ноль поступает на D-вход. Подадим на вход делителя некоторый цифровой сигнал.

Рисунок 3 - Функциональная схема устройства.

По фронту первого входного импульса D- триггер перейдет в нулевое состояние, так как на его D-входе сигнал логического нуля. После этого на инверсном выходе триггера устанавливается логическая единица. Поэтому по фронту следующего входного импульса триггер переключится в единичное состояние.

Для деления частоты в «нестандартное» число раз (в число, не являющееся степенью двойки), необходима специальная схема контроля, которая бы сбрасывала все триггеры при определенном их состоянии, чтобы счет начинался с нуля. Благодаря элементу 6И-НЕ при состоянии триггеров 1-1-0-0-0-0 высокий уровень, появившийся на его выходе, сбросит все триггеры в ноль (входы R), и счетчик начнет считать сначала. Если перевести 110000 в десятичную систему счисления, получим 48, и это значит, что наш счетчик будет обнуляться после каждого 48-го импульса.

Работа старт-стопной схемы описана в соответствующем пункте.

4. Разработка принципиальной схемы. Временная диаграмма

Построим принципиальную схему счетчика с помощью графического редактора (Рисунок 4)

Анализируя работу схемы можно заметить, что последнее рабочее состояние счетчика =47, при достижении значения K=48 счетчик сбрасывается в 0 через время t установления в исходное состояние. Таким образом в течение этого времени счетчик находится в запрещенном состоянии.

Как видно из временной диаграммы схема сбрасывается в ноль приблизительно на 9,6-ой микросекунде. Если учесть, что период одного импульса равен 200 нс (или 0,2 мкс), а коэффициент деления 48, то , следовательно, 48-ой импульс приходится на 9,6-ую микросекунду, что и можно наблюдать во временной диаграмме. Это подтверждает правильность примененной схемы.

Рисунок 5 - Временная диаграмма счетчика-делителя с управляемым сбросом

Синтез схемы индикации

Рисунок 6 - Семисегментный индикатор и его код

Как видно на рисунке 6, сегменты индикатора (светодиоды) обозначены латинскими буквами от a до g. Чтобы зажечь сегмент, нужно подать на его вход логическую единицу. При подаче комбинации из нулей и единиц на входы индикатора, высвечивается определенная цифра. Так формируется семисегментный код, представленный в таблице.

Для синтеза составим таблицу, содержащую входной и выходной код дешифратора:

Рисунок 7 - Входной и выходной код дешифратора семисегментной индикации

Зарезервируем также комбинацию для буквы «Е», которая будет выводиться на индикаторы в случае ошибки.

Составим карты Карно для каждого сегмента индикации, посчитаем цену по Квайну и посчитаем количество элементов, которые нужно затратить на построение схемы.

00011110001011010111111111101111

Для «а»:

«1»: y=х4+х2+х1х3+

С=1+1+3+4=9

Элементы: 3И - 1шт., 2И - 1 шт., 4ИЛИ - 1шт.

«0»: y=)(+х4)

С=5+5=10

Элементы: 4ИЛИ-2шт., 2И-1шт.

00011110001111011010111111101111

Для «b»:

«1»: y=х2++

С=1+1+3+3=8

Элементы: 2И - 2 шт., 4ИЛИ - 1шт.

С=5+5=10

Элементы: 4ИЛИ-2шт., 2И-1шт.

00011110001110011111111111101111

Для «с»:

«1»: y=x2+x1++x3

С=1+1+1+1=4

Элементы: 4ИЛИ - 1шт.

«0»: y=)

С=1+1+1+1=4

Элементы: 4ИЛИ - 1шт.

00011110001011010101101111111111

Для «d»:

«1»: Y=x2+x4+ x4+x1x3+

С=4+4+3+3+1=15

Элементы: 2И - 2шт.; 3И - 2шт.; 6ИЛИ - 1шт.

«0»: y=))

)

С=5+5+5=15

Элементы: 4ИЛИ - 3шт.

00011110001001010001111111101011

Для «e»:

«1»: y=x4+x2x1+x2x4+x2+

С=3+3+3+3+4=16

Элементы: 6ИЛИ - 1шт.; 2И - 4шт.; 3И - 1шт.

«0»: y=(x2+(x2+( x1+)

С=3+4+4=11

Элементы:2ИЛИ-1шт, 3ИЛИ-2шт, 3И-1шт

00011110001000011101111111101111

Для «f»:

«1»: y=x2++x1+x1

С=1+2+2+2+3=10

Элементы: 2И - 3шт.; 4ИЛИ - 1шт.

«0»: y=(x2++x1)(x1++x2)(x2+ С=4+4+4=12

Элементы:3ИЛИ-3шт, 3И-1шт

00011110000011011101111111101111

Для «g»:

«1»: Y=x2+x4+x1+

С=1+3+3+3=10

Элементы: 4ИЛИ - 1шт.; 2И - 3шт.

«0»: Y=(x1+x2+x4)(+x2+ +)

С=5+4=9

Элементы: 3ИЛИ - 1шт.; 4ИЛИ - 1шт.; 2И - 1шт.

Общая цена по Квайну для единичного покрытия:

Общая цена по Квайну для нулевого покрытия:

Общая цена получилась большой, а также задействовано много логических элементов. Существует более выгодный и эффективный вариант построения схемы индикации - использование 3 дешифраторов. Интегральная ТТЛ-схема 74247 представляет собой дешифратор-формирователь для преобразования двоично-десятичного кода в семисегментный.

Рисунок 8 - Счётчик 74247

Для осуществления семисегментной индикации в данном случае потребуется системы перехода из двоичного кода в двоично-десятичный. Для этого запишем таблицу переходов, по которой составим карты Карно для реализации системы перевода двоичной последовательности в двоично-десятичный код.

Таблица 1 - Переход из двоичного кода в ДДК

ВходыВыходыQ6Q5Q4Q3Q2Q1D7D6D5D4D3D2D100000000000000100000100000012000010000001030000110000011400010000001005000101000010160001100000110700011100001118001000000100090010010001001100010100010000110010110010001120011000010010130011010010011140011100010100150101110010101160100000010110170100010010111180100100011000190100110111001200101000100000210101010100001220101100100010230111110100011240110000100100250110010100101260110100100110270110110100111280111000101000290111010101001300111100110000310111110110001321000000110010331000010110011341000100110100351000110110101361001000110110371001010110111381001100111000391011111011001401010001000100411010011000101421010101000010431010111000011441011001000100451011011000101461011101000110471101111000111481100001001000

Таблица 2 - Карта Карно для D1

Q3 Q2 Q1 Q6 Q5 Q4 0000010110101101111011000000110011000101100110011011001100100110011011000000000111000000001010110011010001100110

Таблица 3 - Карта Карно для D2

Q3 Q2 Q1 Q6 Q5 Q4 0000010110101101111011000000011110000100000011011001100000101100110011000000000111000000001010011110010011000011

Таблица 4 - Карта Карно для D3

Q3 Q2 Q1 Q6 Q5 Q4 0000010110101101111011000000000111100100001100011110011000101100000011000000000111000000001010000111110000110011

Таблица 5 - Карта Карно для D4

Q3 Q2 Q1 Q6 Q5 Q4 0000010110101101111011000000000000000111000000011000000110100011000011010000000111000000001010000000010000001100

Таблица 6 - Карта Карно для D5

Q3 Q2 Q1 Q6 Q5 Q4 0000010110101101111011000000000000000100111111011000011000101111000011000000000111000000001010000000010011111111

Таблица 7 - Карта Карно для D6

Q3 Q2 Q1 Q6 Q5 Q4 0000010110101101111011000000000000000100000000011111100110100000111111000000000111000000001010000000010011111111

Таблица 8 - Карта Карно для D7

Q3 Q2 Q1 Q6 Q5 Q4 0000010110101101111011000000000000000100000000011000000000100000000011010000000111000000001011111111110000000000

На входы A, B, C, D подается информация с соответствующей схемы. LTN - контроль свечения. BIN - гашение. RBIN - подавление нулей.

Сигналы с выходов OA-OF в инвертированном виде подаются на входы всех восьми индикаторов.

При возбуждении сигналом низкого уровня вход LTN активизирует все выходы от a до g. При подаче такого же возбуждающего сигнала на BIN обеспечивается появление высоких уровней на всех выходах, что вызывает сброс прежних показаний индикатора. При возбуждении сигналом низкого уровня входов RBIN сброс индикатора осуществляется только в том случае, если на нем высвечены нули.

5.Расчёты: быстродействие, энергопотребление

Основными характеристиками делителей частоты являются коэффициент деления, быстродействие делителя, потребляемый ток и рабочее напряжение. Быстродействие делителя характеризуется максимальной частотой следования импульсов на входе делителя, при которой сохраняется его работоспособность, и зависит от быстродействия используемых триггеров и способа их соединения и запуска. Потребляемый ток делителя характеризует его экономичность и определяется потребляемым током используемых элементов и их количеством.

Быстродействие характеризуется временем задержки распространения сигналов через логический элемент и определяется из графиков зависимости от времени входного и выходного сигналов (Рисунок 11). Различают время задержки распространения сигнала при включении логического элемента , время задержки сигнала при выключении и среднее время задержки распространения

Рисунок 11 - Определение времени задержки распространения сигнала логического элемента

=

Для того чтобы произвести расчёты, нам потребуются значения задержек, тока потребления и рабочего напряжения для каждого элемента.

Таблица 9 - Значения задержки и тока потребления для счётчиков

Логический элементЗадержкаТок потребленияРабочее напряжение2and10нс4мА5В4and12нс6мА5В6and12нс8мА5В2nand10нс8мА5В4nand12нс8мА5В6nand15нс8мА5Вnot10нс2мА5В2or10нс12мА5В4or12нс6мА5Вdff15нс23мА5ВСчётчик 74247100нс64мА5ВСчётчик 7493111нс65мА5В

Рассчитаем время задержки и ток потребления для каждого блока в отдельности.

Схема делителя напряжения:

Расчёты времени задержки:

Расчёты тока потребления:

Схема СТАРТ-СТОП:

Расчёты времени задержки:

Расчёты тока потребления:

Схема динамической индикации:

Расчёты времени задержки:

Расчёты тока потребления:

Принципиальная схема делителя на счётчиках СИС:

Расчёты времени задержки:

Расчёты тока потребления:

Общие значения времени задержки равны:

Общие значения тока потребления равны:

Из расчётов следует, что данный делитель пригоден к эксплуатации. Время задержки данной схемы приемлемо и составляет всего лишь 631нс.

6.Проектирование счетчика-делителя на интегральных микросхемах

Для снижения трудоемкости при исследовании счетчиков-делителей можно применить интегральные счетчики. В качестве делителя используем счётчик 7493, имеющийся в библиотеке программы MAX+plus II.

Микросхема 7493 - это 4-х разрядный двоичный счетчик. Счетчик 7493 имеет фактически два счетчика: с коэффициентом пересчета два (вход СLKA и выход QA) и с коэффициентом пересчета восемь (вход СLKB и выходы QB, QC, QD). Данный счетчик можно настроить на коэффициент деления, отличный от 2n.

Разобьем коэффициент 48 на наименьшее число множителей (которые можно представить 4мя разрядами в двоичной системе) - 8 и 6. Следовательно, схема счетчика-делителя будет состоять из двух микросхем 7493: первая микросхема представляет собой делитель на двенадцать, вторая - на десять. Набрав соответствующие комбинации на счетчиках и соединив их последовательно, получим делитель частоты с коэффициентом деления 48.

Чтобы предусмотреть запуск и остановку работы схемы по внешним сигналам, включим в схему старт-стопную синхронизацию. Длительность сигналов «СТАРТ» и «СТОП» - произвольная.

Для контроля правильности работы схемы поставлены выходы после каждого счетчика. Схема счетчика-делителя на интегральных микросхемах представлена на Рисунок 8, а его временная диаграмма - на Рисунок 7. На временной диаграмме видно, что в момент сигнала «СТАРТ» схема начинает счет, а в момент сигнала «СТОП» - прекращает его. С момента сигнала «СТАРТ» счетчик начинает счет на первой микросекунде, следовательно, схема сбрасывается в ноль на 10-ой микросекунде, что соответствует коэффициенту деления 48.

Рисунок 13 - Временные диаграммы работы счетчика-делителя на интегральных микросхемах.

7.Проектирование антисбойной схемы

Существуют разные методы построения антисбойных (СТАРТ-СТОП) схем. В данной курсовой работе используем запрет комбинаций, недопустимых для данного счетчика и построение соответствующих комбинационных схем.

Для построения комбинационных схем необходимо составить карты Карно.

В карте Карно обозначим недопустимые комбинации. Так для счетчика на 8 недопустимыми будут 8÷15, а для счетчика на 6 - 6÷15.

D1 - карта Карно для делителя на 8. D2 - карта Карно для делителя на 6

0001111000----01----111111101111

0001111000----01--11111111101111

D1 = D2 =

Построим комбинационные схемы (Рисунок 8).

Для их правильной работы необходимо на входы схем подать сигналы после соответствующих счетчиков, а выходы КС подать на логическое «И» сигнала STOP.

Заключение

В ходе выполнения данной курсовой работы были изучены принципы работы счетчика двоичных чисел, а также изучена и освоена методика синтеза счетчиков-делителей. В процессе изучения делителя частоты были построены функциональная и принципиальная схемы. Результатом работы является созданная схема счетчика-делителя с коэффициентом деления 48. Временная диаграмма полученного устройства показывает, что поставленная задача выполнена, то есть счетчик выполняет счет до заданного коэффициента деления. Так же были изучены возможности применения счетчиков на интегральных схемах со средней степенью интеграции (СИС). Этот вариант синтеза будет самым оптимальным, так как он имеет меньше аппаратных затрат, чем делитель на триггерах. Также в ходе работы была спроектирована СТАРТ-СТОП схема, которая предусматривает запуск/останов по внешним сигналам управления.

В ходе расчётов я убедилcя, что данный делитель соответствует ожидаемому результату. Время задержки данной схемы приемлемо и составляет всего лишь 631нс. Потребляемый схемой ток равен 502мА, что входит в пределы нормы для таких схем. Из вышесказанного следует вывод, что спроектированный мною делитель пригоден к эксплуатации.

Список используемой литературы

счетчик синтез делитель схема

1.В Л. Шило «Популярные цифровые микросхемы», Радио и связь, Москва 2015 г.

.Токхейм Р. «Основы цифровой электроники», Мир, Москва 1988г.

.Зельдин. Е.А. «Цифровые интегральные микросхемы в информационно-измерительной аппаратуре», Энергоатомиздат., Ленингр. отд-ние, 1986г.

.Антонов А.П. «Язык описания цифровых устройств AlteraHDL», РадиоСофт, Москва, 2001г.

.Коваленко А. А., Петропавловский М. Д. Основы микроэлектроники: учебное пособие для студентов высших учебных заведений. Москва: Связь, 2006г.

.Угрюмов Е. П. Цифровая схемотехника.- СПб.: БХВ - Санкт-Петербург, 2000 г.