Разработка управляемого контролера на базе микропроцессорного комплекта серии КР580
ВВЕДЕНИЕ
Если всего лишь несколько десятков лет назад свойствами программируемости
характеризовались только крупные блоки и узлы управляющих систем, то в
настоящее время этими свойствами характеризуется интегральная база
(микропроцессор, однокристальная микро-ЭВМ), что и обеспечивает ее широкие
функциональные возможности. Правильное использование таких универсальных БИС в
народном хозяйстве может оказать существенное влияние на повышение
производительности труда и увеличение эффективности производства, то есть
является одним из условий ускорения научно-технического прогресса.
Программируемые большие интегральные схемы (БИС) - микропроцессоры,
однокристальные микро-ЭВМ и логические матрицы применяются в автоматике,
информационно-измерительной и вычислительной технике, в автоматизированных
системах управления производством, транспортом и в других отраслях народного
хозяйства.
В данном курсовом проекте нам предложено реализовать контролер, который
предназначен для автоматического управления и регулирования производственными
процессами.
1. РАЗРАБОТКА СТРУКТУРНОЙ СХЕМЫ КОНТРОЛЛЕРА
Типовой контроллер содержит объединенный общей шиной процессор, память,
контроллеры и шинный адаптер. Продолжением внутренней шины является внешняя
шина. В качестве устройства ввода - вывода могут использоваться, например
параллельный или последовательный порты.
Контроллер, заданный техническим заданием выполняется на основе
микропроцессорного комплекта БИС серии КР580, предназначенного для построения
систем цифровой обработки информации среднего быстродействия. Отличительной
чертой комплекта является фиксированная разрядность (8 разрядов) и система
команд, что однозначно определяет структуру устройств, построенных на его
основе. МПК выполнен по n-МОП
технологии и по напряжениям логических уровней согласуется с интегральными
схемами ТТЛ. Нагрузочная способность каждого выхода БИС достаточна для
подключения одного входа ТТЛ-схемы (³1,6 мА). Входная емкость
информационных и управляющих выводов БИС не более 100 пФ. Температурный
диапазон работы от -10 до +500 С.
По техническому заданию данный контроллер состоит из:
1. Процессорного устройства состоящего из:
- генератора тактового импульса КР580ГФ24;
- микропроцессора КР580ВМ80;
2. Блока УВВ состоящего из:
- параллельных интерфейсов КР580ВВ55;
- последовательных интерфейсов КР580ИК51;
3. Блока памяти состоящего из:
- оперативного запоминающего устройства;
- постоянного запоминающего устройства;
4. Других устройств:
- программируемый таймер КР580ВИ53
- программируемый контроллер прерывания КР580ВН59
Структурная схема контроллера приведена на рисунке 1. Связь всех
устройств между собой осуществляется через системную шину. Назначение, состав,
принцип работы отдельных блоков и устройств будет рассмотрен ниже. Так же в
последующих разделах будет рассчитано необходимое количество микросхем
параллельного и последовательного интерфейсов, тип и количество микросхем ОЗУ и
ПЗУ необходимые для обеспечения заданного объема памяти.
Рисунок
1 - Структурная схема контроллера
2.
ВЫБОР ЭЛЕМЕНТОВ
Для
реализации контролера в данной курсовой работе будет использован
микропроцессорный комплект БИС серии КР580, который предназначен для создания
широкого класса средств вычислительной техники, обработки информации и
измерений.
Микропроцессорный комплект КР580 выполнен по n-МОП технологии и по
напряжениям логических уровней согласуется с интегральными микросхемами
транзисторно-транзисторной логики (ТТЛ).
В состав базового комплекта КР580 входят следующие БИС:
КР580ВМ80 - однокристальный параллельный микропроцессор;
КР580ИК51 - программируемый последовательный интерфейс;
КР580ВИ53 - программируемый таймер;
КР580ВВ55 - программируемый параллельный интерфейс;
КР580ВТ57 - программируемый контроллер прямого доступа к памяти;
КР580ВН59 - программируемый контроллер прерываний.
КР580ГФ24- генератор тактовых импульсов.
К580ВА86 - шинный формирователь.
.1 ВЫБОР ПРОЦЕССОРА
Центральный процессорный элемент КР580ВМ80 представляет собой 8-разрядную
программируемую универсальную БИС, способную считывать информацию из внешних
устройств и памяти, производить над ней арифметические и логические операции,
анализировать результаты вычислений и записывать данные в память или передавать
их на внешние устройства. Выполнение всех действий в микропроцессоре (МП)
осуществляется в соответствии с фиксированной системой команд. Недостатком
этого микропроцессора является отсутствие возможности аппаратного наращивания
разрядности обрабатываемых данных.
Структура БИС КР580ВМ80 (рис. 2) содержит следующие элементы:-
8-разрядное арифметико-логические устройство;- регистр признаков, фиксирующий
признаки, вырабатываемые ALU в процессе выполнения команд;
А - аккумулятор;- регистр аккумулятора;- регистр временного хранения
операндов;- десятичный корректор, выполняющий перевод информации из двоичной в
двоично-десятичную форму;- регистр команд, предназначенный для хранения первого
байта команды, содержащего код операции;- дешифратор команд.
Блок регистров для приема, выдачи и хранения информации в процессе
выполнения программ, содержит:
РС - программный счетчик;- указатель стека;- регистр адреса;, Z -
вспомогательные регистры;, C, P, E, H, L - регистры общего назначения;-
двунаправленный мультиплексор для обмена операндами и результатами операций
между ALU и блоком регистров по внутренней шине данных;- схема управления и
синхронизации, формирующая последовательности управляющих сигналов для работы
ALU и блока регистров;
ВА - 16-разрядный буферный регистр адреса;- 8-разрядный буферный регистр
данных.
Описание выводов БИС КР580ВМ80 приведено в табл. 2.1.
Таблица 2.1 -
Описание выводов БИС КР580ВМ80
|
Обозначения выводов
|
Номера контактов
|
Назначение выводов
|
|
1
|
2
|
3
|
|
A(15 - 0)
|
25; 26; 27; 29; 30; 31; 32;
33; 34; 35; 1; 40; 37; 38; 39; 35
|
Трехстабильная 16-разрядная
шина адреса
|
|
D(7 - 0)
|
10; 9; 8; 7; 3; 4; 5; 6
|
Двунаправленная
трехстабильная 8-разрядная шина данных
|
|
WR
|
18
|
Выход сигнала ²выдача² - напряжение
уровня логического нуля указывает на выдачу байта информации на шину D(7
- 0) для записи в ЗУ или УВВ
|
|
DBIN
|
17
|
Выход сигнала ²прием² - напряжение
уровня логической единицы указывает на прием с шины D(7 - 0) байта
информации, выданного ЗУ или УВВ
|
|
INTE
|
16
|
Выход сигнала ²разрешение прерывания²
|
|
INT
|
14
|
Вход сигнала ²запрос на прерывание²
|
|
HLDA
|
21
|
Выход сигнала ²подтверждение захвата² -
напряжение уровня логической единицы указывает на перевод шин адреса и данных
МП в высокоимпедансное состояние
|
|
HOLD
|
13
|
Вход сигнала ²захват² - напряжение
уровня логической единицы указывает на запрос другими устройствами системы на
управление шинами системы
|
|
WAIT
|
24
|
Выход сигнала ²ожидание² - напряжение
уровня логической единицы указывает на состояние ожидания МП
|
|
READY
|
23
|
Вход сигнала ²готовность² - напряжение
уровня логической единицы указывает на готовность данных на шине D(7
- 0) к вводу в МП или на готовность внешних устройств к приему информации,
служит для синхронизации микропроцессора с ЗУ или УВВ
|
|
SYNC
|
19
|
Выход сигнала ²синхро² - напряжение
уровня логической единицы идентифицирует начало каждого машинного цикла
|
|
CLK1
|
22
|
Вход фазы 1
|
|
CLK2
|
15
|
Вход фазы 2
|
|
RESET
|
12
|
Вход установки 0 -
установка счетчика команд в нуль, сброс триггеров разрешения прерывания и
захвата шин
|
|
UBC
|
28
|
Напряжение питания (+12 В)
|
|
UCC
|
20
|
Напряжение питания (+5 В)
|
|
UBS
|
11
|
Напряжение питания (-5 В)
|
|
GND
|
2
|
Напряжение питания (0 В)
|
Данные в микропроцессоре представляются в виде 8-разрядных (однобайтовых)
кодов. Для идентификации отдельных разрядов в байте они номеруются от D0 до D7
и читаются справа налево. При этом нулевой бит D0 соответствует младшему
разряду, а D7 - старшему разряду. Однобайтовый код можно рассматривать как
положительное целое число с диапазоном значений от 0 до 255 ли как целое число
со знаком в дополнительном коде с диапазоном значений от -128 до +127.
Для управления процессом выполнения программы используется
слово-состояние программы, старший байт которого представляет содержимое
аккумулятора, а младший байт содержит флаги условий регистра признаков. Эти
признаки определяются результатом выполнения арифметических и логических
операций. Следует знать, что установка флагов производится при выполнении
следующих условий:
флаг знака S, если знаковый бит результата операции равен 1, иначе
сбрасывается;
флаг нуля Z, если результат операции равен 0, в противном случае
сбрасывается;
флаг дополнительного переноса АС при наличии переноса из третьего
разряда, иначе сбрасывается;
флаг четности Р, если результат содержит четное число единиц, иначе
сбрасывается;
флаг переноса CY при наличии переноса (при сложении) или заема (при
вычитании) из старшего разряда результата, иначе сбрасывается.
В процессоре возможны следующие способы адресации данных:
прямая;
регистровая;
косвенная регистровая;
непосредственная;
стековая.
По функциональному признаку выделяют пять групп команд МП:
передачи данных из регистра в регистр или память и из памяти в регистр;
арифметические (сложение, вычитание, инкремент, декремент);
логические (И, ИЛИ, исключающее ИЛИ, сравнивание, сдвиг, инвертирование);
передачи управления и обработки подпрограмм;
ввода/вывода и управления состоянием процессора.
Всего система команд микропроцессора КР580ВМ80А содержит 78 команд,
включающих 111 операций.
Время выполнения команды зависит прежде всего от ее типа и частоты
тактовых импульсов. Обычно команда выполняется за 1...5 машинных циклов, каждый
из которых может составлять от трех до пяти машинных тактов. Длительность
машинного такта равна периоду тактовой частоты.
Рисунок
2 - Структурная схема МП
Рисунок
3 - Условное графическое изображение МП.
.2
ВЫБОР БИС ПОСЛЕДОВАТЕЛЬНОГО ИНТЕРФЕЙСА
Универсальный синхронно-асинхронный приемопередатчик (УСАПП) КР580ИК51
предназначен для реализации двунаправленного асинхронно-синхронного обмена
данными, представленными в параллельном формате, и управляющими словами с
микропроцессором, а также двунаправленного синхронного и асинхронно-синхронного
обмена данными, представленными в последовательном формате, с другими модулями
системы, например видеотерминалами, накопителями на магнитной ленте,
телетайпами, телефонными аппаратами.
Упрощенная структурная схема УСАПП приведена на рисунке 4.
Микросхема КР580ИК51 может находится в следующих режимах: нерабочем;
программирования; обмена. Процесс программирования микросхемы представляет
собой загрузку управляющих слов и синхросимволов в последовательности: запись
управляющих слов и синхросимволов производится через шину данных системы при
подаче управляющих сигналов высокого уровня на вход C/D и низкого уровня
- на вход WR. После начальной установки УСАПП
воспринимает информацию, подаваемую на шину данных как управляющее слово
инициализации и размещает его в соответствующий регистр.
Условное обозначение на схеме последовательного интерфейса КР580ИК51
приведено на рисунке 5. В таблице 2.2 помещены обозначения выводов КР580ИК51 и
их функциональное назначение.
Таблица 2.2 - Описание БИС
КР580ИК51
|
Номер вывода
|
Обозначение
|
Тип вывода
|
Функциональное назначение
|
|
4
|
GND
|
-
|
Общий
|
|
26
|
+5B
|
-
|
Питание
|
|
8-5, 2, 1, 28,27
|
D7-D0
|
Входы-выходы
|
Шина данных
|
|
11
|
CS
|
Вход
|
Выбор кристалла
|
|
10
|
WR
|
>>
|
Запись
|
|
13
|
RD
|
>>
|
Чтение
|
|
12
|
C/D
|
>>
|
Управление/данные
|
|
20
|
CLK
|
>>
|
Синхросерия
|
|
21
|
RESET
|
Вход
|
Сброс
|
|
24
|
DTR
|
Выход
|
Готовность принять
информацию
|
|
22
|
DSR
|
Вход
|
Готовность модема
|
|
23
|
RTS
|
Выход
|
Готовность передать
информацию
|
|
17
|
CTS
|
Вход
|
Разрешение передать
информацию
|
|
19
|
TxD
|
Выход
|
Информационный выход блока
передачи
|
|
9
|
TxC
|
Вход
|
Синхронизация блока
передачи
|
|
18
|
TxEMPTY
|
Выход
|
Регистр блока передачи пуст
|
|
15
|
TxRDY
|
Выход
|
Готовность блока передачи к
записи кода по шине данных
|
|
8
|
RxD
|
Вход
|
Информационный вход блока
приема
|
|
25
|
RxC
|
Вход
|
Синхронизация блока приема
|
|
14
|
RxRDY
|
Выход
|
Готовность блока приема к
чтению кода по шине данных
|
|
16
|
SYNDET
|
Выход-Вход
|
Синхронизация
|
Рисунок
4 - Структурная схема УСАПП
Рисунок
5 - Условное изображение УСАПП
2.3
ВЫБОР БИС ПАРАЛЛЕЛЬНОГО ИНТЕРФЕЙСА
Программируемый
параллельный интерфейс (ППИ) КР580ВВ55 предназначен для организации
ввода/вывода информации, представленной в виде параллельных кодов различных
форматов, и позволяет реализовать большинство известных протоколов обмена по
параллельным каналам. БИС ППИ может быть использована для сопряжения
микропроцессора со стандартным периферийным оборудованием.
Структурная
схема ППИ приведена на рис. 6. В состав БИС входят:- двунаправленный 8
-разрядный буфер данных, связывающий ППИ с системной шиной данных;
RWCU - блок управления записью/чтением, обеспечивающий управление
внешними и внутренними передачами данных, управляющих слов и информации о
состоянии ППИ;A, PORT B, PORT C - три 8-разрядных канала ввода/вывода для
обмена информацией с внешними устройствами;
СUA - схема управления группой А, вырабатывающая сигналы управления
каналом А и старшими разрядами канала С РС (7-4);- схема управления группой В,
вырабатывающая сигналы управления каналом В и младшими разрядами канала С РС
(3-0).
Сопряжение с МП осуществляется за счет стандартного подключения ППИ к
шинам адреса, управления и данных. Описание выводов БИС КР580ВВ55 приведено в
табл. 2.3.
Таблица 2.3 - Описание выводов БИС КР580ВВ55
|
Обозначение вывода
|
Номер контакта
|
Назначение вывода
|
|
D(7 - 0)
|
27; 28; 29; 30; 31; 32; 33;
34
|
Вход/выход данных
|
|
RD
|
5
|
Чтение; уровень логического
нуля разрешает считывание информации из регистра, адресуемого по входам А0,
А1 на шину D(7 - 0)
|
|
1
|
2
|
3
|
|
WR
|
36
|
Запись; уровень логического
нуля разрешает запись информации с шины D(7 - 0) в
регистр ППИ, адресуемый по входам А0, А1
|
|
A0, A1
|
9; 8
|
Входы для адресации
внутренних регистров ППИ
|
|
RESET
|
35
|
Сброс; уровень логической
единицы сигнала обнуляет регистр управляющего слова и устанавливает все порты
в режим ввода
|
|
CS
|
6
|
Выбор микросхемы; уровень
логического нуля сигнала подключает ППИ к системной шине
|
|
PA(7 - 0)
|
37; 38; 39; 40; 1; 2; 3; 4
|
Вход/выход канала А
|
|
PB(7 - 0)
|
15; 24; 23; 22; 21; 20; 19
|
Вход/выход канала В
|
|
PC(7 - 0)
|
10; 11; 12; 13; 17; 16; 15;
14
|
Вход/выход канала С
|
|
UCC
|
26
|
Напряжение питания (+5 В)
|
|
GND
|
7
|
Напряжение питания (0 В)
|
Режим работы ППИ, также как и ПТ, программируется с помощью управляющего
слова. Управляющее слово позволяет задать один из трех режимов:
режим 0 - основной режим ввода/вывода;
режим 1 - стробируемый режим ввода/вывода;
режим 2 - режим двунаправленной передачи информации.
Одним управляющим словом можно установить различные режимы для каждого из
каналов. Причем, канал А может работать в любом из трех режимов, канал В - в
режимах 0 и 1. Канал С может быть использован для передачи данных только в
режиме 0, а в остальных режимах он служит для передачи управляющих сигналов,
сопровождающих процесс обмена по каналам А и В.
Сброс/установку разрядов канала С можно использовать для выработки
сигналов запроса прерывания от ППИ. Для каждого из каналов А и В в ППИ имеется
триггер разрешения прерывания, установка/сброс которого осуществляется
управляющим словом установки/сброса определенного разряда канала С. Если
триггер разрешения прерывания соответствующего канала установлен (INTE = 1), то ППИ может сформировать
сигнал запроса прерывания при готовности внешнего устройства к вводу или
выводу.
Режим 0 применяется при синхронном обмене или при программной организации
асинхронного обмена. Микросхема может рассматриваться в этом режиме как
устройство, состоящее из четырех портов (два 8-разрядных и два 4-разрядных),
независимо настраиваемых на ввод или вывод. Вывод информации осуществляется по
команде OUT микропроцессора с фиксацией
выводимой информации в регистрах каналов, а ввод - по команде IN без запоминания информации.
Режим 1 обеспечивает стробируемый однонаправленный обмен информацией с
внешним устройством. Передача данных производится по каналам А и В, а линии
канала С управляют передачей. Работу канала в режиме 1 сопровождают три
управляющих сигнала. Если один из каналов запрограммировать на режим 1, то
остальные 13 интерфейсных линий можно использовать в режиме 0. Если оба канала
запрограммированы на режим 1, то оставшиеся две интерфейсные линии канала С
могут быть настроены на ввод или вывод.
В режиме 1 для ввода информации используются следующие управляющие
сигналы: строб приема (STB) -
входной сигнал, формируемый внешним устройством (ВУ); указывает на готовность
ВУ к вводу информации; подтверждение приема (IBF) - выходной сигнал ППИ, сообщающий ВУ об окончании
приема данных в канал; формируется по спаду STB; запрос прерывания (INTR) - выходной сигнал ППИ, информирующий МП о завершении
приема информации в канале; уровень логической единицы сигнала устанавливается
при STB = 1, IBF = 1 и INTE =
1; сбрасывается спадом сигнала RD.
Для операции ввода управление сигналом INTE канала А осуществляется по линии РС4, а канала В - по
линии РС2.
Для вывода информации в режиме 1 используются следующие управляющие
сигналы: строб записи (OBF) -
выходной сигнал, указывающий внешнему устройству о готовности к выводу;
формируется по фронту WR;
подтверждение записи (ACK) -
входной сигнал от внешнего устройства, подтверждающий прием информации из ППИ;
запрос прерывания (INTR) - выходной
сигнал ППИ, информирующий Мп о завершении операции вывода информации; уровень
логической единицы устанавливается по фронту сигнала ACK при OBF =
1 и INTR = 1; сбрасывается спадом сигнала WR.
Для операции вывода управление сигналом INTE канала А осуществляется по линии РС6, а канала В - по
линии РС2.
Режим 2 обеспечивает двунаправленную передачу информации по каналу А к
внешнему устройству и обратно. Процесс обмена сопровождают пять управляющих
сигналов, подаваемых по линиям РС7 - РС3. Оставшиеся 11 интерфейсных линий
могут настраиваться на режим 0 или режим 1.
В режимах 1 и 2 возможно проведение контроля за состоянием работы
внешнего устройства и ППИ. Контроль осуществляется чтением слова-состояния
канала С по команде OUT.
Рисунок
6 - Структурная схема ППИ
Рисунок
7 - Условное графическое изображение ППИ
.4
ВЫБОР БИС ПЗУ
Постоянное запоминающее устройство предназначено для длительного хранения
неизменяемой в процессе работы микро-ЭВМ информации (программ, микропрограмм, констант).
Основными требованиями, предъявляемыми к ПЗУ, являются неразрешимость хранимой
информации и энергонезависимость, то есть способность сохранять информацию при
отключении источника питания. Блоки ПЗУ позволяют только считывать информацию в
рабочем цикле МП. Блоки ПЗУ имеют однократную запись. Блоки ПЗУ выполняются на
микросхемах средней и большой степени интеграции в виде отдельных блоков. В
соответствии с техническим заданием разрабатываемый контролер должен иметь 21
кБ. ПЗУ. Для организации ПЗУ используются 2 микросхемы К573РФ4А, и 5 микросхем
К573РФ1. характеристики этих микросхем приведены в таблице 2.4.
Таблица 2.4 - Параметры микросхем ПЗУ
|
Технология
|
Организация, байт
|
Время выборки, нс
|
Ucc, В
|
Icc, mA
|
|
n-ЛИЗМОП
|
8К x 8
|
350
|
5±0,25
|
120
|
|
n-ЛИЗМОП
|
1К x 8
|
350
|
5±0,25
|
130
|
.5 ВЫБОР БИС ОЗУ
Оперативное запоминающее устройство предназначено для хранения
оперативной информации - операндов, части программы, требующейся в процессе
обработки. Блоки ОЗУ могут быть построены на элементах статической или динамической
памяти.
В динамической памяти основным элементом является барьерная емкость p-n перехода. Поэтому блоки ОЗУ на динамической памяти требуют
постоянной регенерации, то есть поддержание содержимого ячеек памяти,
независимо от цикла обращения к памяти, через заданные интервалы времени,
оговоренные техническими условиями. Устройства регенерации выполняются на
кристалле элемента памяти и требуют только внешнего синхроимпульса.
Основным элементом памяти в статических ОЗУ является триггер и поэтому не
требуется дополнительных устройств, поддерживающих режим хранения информации в
этих элементах памяти. ОЗУ статического типа получили наибольшее
распространение в системах памяти машин специального назначения, так как
обладают большим быстродействием и надежностью.
ОЗУ выполняются в виде отдельных блоков МП систем на микросхемах средней
и большой степени интеграции, достигают объемом сотен МБт. И не сохраняют
информацию при отключении питания.
В соответствии с техническим заданием разрабатываемый контролер должен
обладать объемом ОЗУ равным 41 кБт. Для организации ОЗУ используется 5
микросхем КР537РУ16А, и 2 микросхемы КР537РУ5. Характеристики этих микросхем
приведены в таблице 2.5.
Таблица 2.5 - Параметры микросхем ОЗУ
|
Технология
|
Организация, бит
|
Время выборки, нс
|
Ucc, В
|
Icc, mA
|
|
n-МОП
|
8192 x 8
|
350
|
5±0,5
|
140
|
|
n-ЛИЗМОП
|
1К x 4
|
350
|
5±0,25
|
130
|
.6 ВЫБОР БИС ТАЙМЕРА
Программируемый таймер (ПТ) КР580ВИ53 предназначен для организации работы
микропроцессорных систем в режиме реального времени и позволяет формировать сигналы
с различными временными и частотными характеристиками. ПТ имеет три независимых
канала, каждый из которых содержит 16-разрядный вычитающий счетчик. Счетчики
могут работать в двоичном или двоично-десятичном коде, с однобайтными или
двухбайтными числами.
Структурная схема ПТ приведена на рис. 8. В состав БИС входят:- буфер
данных, предназначенный для обмена данными и управляющими словами между МП и
ПТ;- схема управления чтением/записью, обеспечивающая выполнение операции
вывода/ввода информации в ПТ;- регистр управляющего слова, предназначенный для
записи управляющих слов, задающих номер канала, режим работы счетчика, формат
записываемого числа;
СТ0 ... СТ2 - вычитающие счетчики ПТ.
Связь с МП осуществляется за счет подключения выводов ПТ к шинам адреса,
управление и данных. Необходимым условием при этом является знание назначений
выводов БИС КР580ВИ53, описание которых приведено в табл. 2.6.
Таблица 2.6 - Описание выводов БИС КР580ВИ53
|
Обозначение вывода
|
Номер контакта
|
Назначение вывода
|
|
D(7 - 0)
|
2; 2; 3; 4; 5; 6; 7; 8
|
Канал данных
|
|
RD
|
22
|
Сигнал ²чтение²
|
|
WR
|
23
|
Сигнал ²запись²
|
|
A0, A1
|
19: 20
|
Адресные входы, выбирающие
один из каналов ПТ или управляющий регистр
|
21
|
Выбор микросхемы
|
|
CLK0 - CLK2
|
9; 15; 18
|
Входы синхронизации
счетчиков
|
|
GATE0 - GATE2
|
11; 14; 16
|
Входы управления счетчиков
|
|
OUT0 - OUT2
|
10; 13; 17
|
Выходные сигналы счетчиков
|
|
UCC
|
24
|
Напряжение питания (+5 В)
|
|
GND
|
12
|
Напряжение питания (0 В)
|
Установка режима работы каждого канала ПТ производится программно путем
записи управляющего слова и начального содержимого счетчика с помощью команд
вывода (OUT). Формат управляющего слова ПТ приведен на рис. 9.
Управляющее слово задает номер счетчика (разряды D7, D6),
последовательность записи и считывания содержимого счетчика (разряды D5, D4), режим работы (разряды D3 - D1) и
вид используемого кода (разряд D0).
Каждый из каналов ПТ может работать в одном из шести режимов:
режим 0 - программируемая задержка;
режим 1 - программируемый ждущий мультивибратор;
режим 2 - программируемый генератор тактовых импульсов;
режим 3 - генератор прямоугольных сигналов;
режим 4 - программно-управляемый строб;
режим 5 - аппаратно-управляемый строб.
В режиме 0 после занесения управляющего слова на выходе OUT устанавливается уровень логического
нуля. Уменьшение содержимого счетчика начинается при уровне логической единицы
сигнала GATE. После окончания счета на выходе OUT устанавливается уровень логической
единицы. Загрузка в счетчик нового значения младшего байта в процессе счета
останавливает счет, а загрузка нового значения старшего байта начинает новый
цикл счета.
В режиме 1 при уровне логической единицы сигнала GATE на выходе OUT формируется отрицательный импульс длительность N периодов тактовых импульсов CLK. Загрузка в процессе счета нового значения N не изменяет текущего режима счета.
Импульс новой длительности формируется при следующем нарастании фронта сигнала GATE.
В режиме 2 ПТ генерирует периодический сигнал с частотой, в N раз меньший частоты тактовых
импульсов CLK. Выходной сигнал уровня логического
нуля устанавливается на последнем такте периода. Загрузка счетчика новым
значением N в процессе счета приводит к
изменению величины следующего периода. Сигнал GATE можно использовать для внешней синхронизации ПТ, так
как уровень логического нуля сигнала GATE запрещает счет, устанавливая уровень логической единицы сигнала OUT, а уровень логической единицы
сигнала GATE начинает счет сначала.
Режим 3 отличается от режима 2 тем, что при четном значении N на выходе счетчика генерируется
сигнал уровня логической единицы в течение первой половины периода и сигнал
логического нуля в течение другой половины. При нечетном N длительность сигнала высокого уровня
на один такт больше, чем для сигнала уровня логического нуля.
В режиме 4 генерируется выходной сигнал уровня логической единицы
длительностью N периодов тактового сигнала CLK. После завершения счета
устанавливается выходной сигнал уровня логического нуля на один период сигнала CLK. Перезагрузка младшего байта в
процессе счета не влияет на текущий счет, а загрузка старшего байта начинает
новый цикл счета.
Режим 5 аналогичен режиму 4. Запуск счетчика производится положительным
фронтом сигнала GATE. Загрузка
счетчика новым значением числа N в
процессе счета не влияет на длительность текущего цикла, но следующий цикл
счета будет соответствовать новому значению N.
Управляющие слова могут быть записаны в ПТ в произвольном порядке. В
любой последующий момент времени записываются начальные коды счетчиков в
соответствии со значениями разрядов D4, D5 управляющих слов.
При выполнении импульсно-цифровых преобразований ПТ может быть
использован для подсчета тактовых импульсов при определении ширины входных
импульсов.
Рисунок
8 - Структурная схема ПТ
Рисунок
9 -Формат управляющего слова ПТ
Рисунок
10 - Условное изображение ПТ
2.7
ВЫБОР БИС ТАКТОВОГО ГЕНЕРАТОРА
В качестве ГТИ может быть использована БИС КР580ГФ24, которая
предназначена для синхронизации микропроцессорных систем на основе МПК серии
К580.
ГТИ формирует тактовые импульсы с частотой до 2 МГц и амплитудой 12В,
тактовые импульсы амплитудой до 5В для ТТЛ-схем, а также некоторые управляющие
сигналы для микропроцессорных систем.
ГТИ состоит из задающего генератора тактовых импульсов, порогового
элемента, формирователей, логических схем.
ГТИ заданного контроллера необходим для формирования синхроимпульсов F1, F2 с амплитудой 12В и частотой
1,33 МГц.
Кроме выработки тактовых импульсов ГТИ применяется для начальной
установки микропроцессорной системы, для чего служит цепь, состоящая из диода,
резистора и конденсатора, формирующая сигнал начальной установки RESIN. При этом адресный счетчик
микропроцессора устанавливается на адрес 0000н и выполняется основная программа
микроЭВМ, которая начинается с этого адреса.
Условное изображение ГТИ показано на рисунке 11.
Для работы ГТИ необходимо подключение внешнего кварцевого резонатора с
частотой колебаний в 9 раз большей, чем частота выходных тактовых импульсов
ГТИ. Кварцевый резонатор используется для повышения стабильности тактовой
частоты.
Схема подключения цепи C-R-VD и резонатора ZQ1
показана на рисунке 12, функциональное назначение выводов БИС КР580ГФ24
приведено в таблице 2.7.
Таблица 2.7 - Назначение выводов БИС КР580ГФ24
|
Номер вывода
|
Обозначение
|
Тип вывода
|
Функциональное назначение
|
|
1
|
RESET
|
Выход
|
Сброс: для начальной
установки МП
|
|
2
|
RESIN
|
Вход
|
Сброс: для формирования
импульса RESET
|
|
3
|
RDIN
|
Вход
|
Готовность: для
формирования сигнала готовности ВУ к работе с МП
|
|
4
|
READY
|
Выход
|
Сигнал готовности
|
|
5
|
SYNC
|
Вход
|
Синхронизация: поступает от
МП с выхода SYNC
|
|
6
|
F2 (TTL)
|
Выход
|
Синхросерия, сопрягается с
ТТЛ-схемами
|
|
7
|
ST STB
|
Вход
|
Строб словосостояния
|
|
8
|
GRN
|
-
|
Общий
|
|
9
|
+12B
|
-
|
Питание
|
|
10,11
|
F2, F1
|
Выход
|
Синхросерии
|
|
12
|
OSR
|
Выход
|
Выход генератора,
используемый для тактирования периферийных устройств
|
|
13
|
TANK
|
Вход
|
Вход для подключения LC-контура,
позволяющего работать на высших гармониках используемого кварцевого
резонатора
|
|
14,15
|
XTAL1, XLAL2
|
Вход
|
Для подключения кварцевого
резонатора
|
|
16
|
+5B
|
-
|
Питание
|
Рисунок 11 - Условное
обозначение ГТИ
Рисунок 12 - Схема подключения кварцевого резонатора и цепи VD-R-C к ГТИ
.8 ВЫБОР БИС СОПРЯЖЕНИЯ
Поскольку шина данных микропроцессора КР580ВМ80А кроме своей основной
функции используется для передачи сигналов управления (слова-состояния),
возникающих в начале каждого цикла, то для работы всей системы необходимо
специальное устройство, фиксирующее код состояния - системный контролер. Для
этой цели служит БИС - КР580ВК38. Условное графическое изображение представлено
на рисунке 13.
Рисунок 13 - Условное обозначение системного контролера
Функциональное назначение выводов системного контролера КР580ВК38 указаны
в таблице 2.8.
Таблица 2.8 - Назначение
выводов КР580ВК38
|
№ вывода
|
Обозначение
|
Тип вывода
|
Функциональное назначение
|
|
1
|
2
|
3
|
4
|
|
15,17,12,10,6,19,21,8
|
D0-D7
|
Входы-выходы
|
Подключается к D0-D7
МИКРОПРОЦЕССОРА
|
|
13,16,11,9,5,18,20,7
|
DB0-DB7
|
Входы-выходы
|
Подключается к ШД системы
|
|
1
|
STSTB
|
Вход
|
Строб слова-состояния МП
|
|
2
|
HLDA
|
Вход
|
Подтверждение захвата
|
|
3
|
WR
|
Вход
|
Строб ввода данных (сигнал
от МП)
|
|
4
|
DBIN
|
Вход
|
Строб ввода данных (сигнал
от МП)
|
|
27
|
I/O W
|
Выход
|
Запись во внешние
устройства
|
|
26
|
MEMW
|
Выход
|
Запись в память
|
|
25
|
I/O R
|
Выход
|
Чтение внешних устройств
|
|
24
|
MEMR
|
Выход
|
Чтение из памяти
|
|
23
|
INTA
|
Выход
|
Подтверждение прерывания
|
|
22
|
BUSEN
|
Вход
|
Сигнал управления сист.
шиной
|
.9 ВЫБОР БИС ПКП
В Курсовом проекте в качестве блока приоритетного прерывания используем
блок КР580ВН59.
1
Рисунок 14 -
Внутренняя структура блока прерываний
Блок приоритетного прерывания может работать в двух режимах:
- по запросу на приоритетное прерывания;
- по спросам запросов на приоритетное прерывание.
Внутренняя структура блока приоритетного прерывания состоит из:-
двунаправленный 8-разрядный буфер данных, связывающий ППИ с системной шиной
данных;- блок управления записью/чтением, обеспечивающий управление внешними и
внутренними передачами данных, управляющих слов и информации о состоянии ППИ;
CMP -
блок коммутатора, обеспечивающий каскадирование данных блоков;
CU -
схема управления, формирует запрос INT, поступающий на микропроцессор;
ISR -
регистр, который хранит точки входа в подпрограммы обработки приоритетных
прерываний всех уровней.
PRB -
блок который определяет сигнал; соответствует максимальному уровню
приоритетного прерывания из записанных в регистр RGR;
RGR -
регистр запросов;
RGМ -
регистр маски, позволяет замаскировать (закрыть доступ) к определенному
приоритетному прерыванию.
Рисунок
15 - Условное обозначение БИС ПКП
Управляющие
слова и адрес начала подпрограммы обработки прерываний для ПКП КР580ВН59
определяются исходя из рисунка 16.
микропроцессорный
цифровой адресация блок
Рисунок
16 - формирование управляющих слов ПКП
.10
ВЫБОР БИС ШФ
Шинный
формирователь КР580ВА86 представляют 8-разрядные параллельные приемопередатчики
с тристабильными выходами. Они используются для реализации различных буферных
схем в МПС на базе МП К580ИК80А и К1810ВМ86. На выходах микросхемы КР580ВА86
генерируются неинвертированные выходные данные, а на выходах микросхемы
КР580ВА87 - инвертированные.
Рисунок 17 - Структурные схемы шинных формирователей
При H-уровне сигнала на входе T и L-уровне
сигнала на входе OE информация с
выводов A(7-0) передается на выводы B(7-0). При L-уровне сигнала на входе T и L-уровне
сигнала на входе OE информация с
выводов В(7-0) передается на выводы А(7-0). При H-уровне сигнала на входе ОЕ шинные формирователи переходят в
высокоимпедансное состояние.
Описание выводов шинных формирователей К580ВА86:
|
Обозначение вывода
|
Номер контакта
|
Название вывода
|
|
А(7-0)
|
8; 7; 6; 5; 4; 3; 2; 1
|
Выводы данных для локальной
шины МП
|
|
В(7-0)
|
12; 13; 14; 15; 16; 17; 18;
19
|
Выводы данных для системной
шины
|
|
Т
|
11
|
Вход управления
направлением передачи
|
|
ОЕ
|
9
|
Вход разрешения передачи
|
|
Ucc
|
20
|
Напряжение питания (+5В)
|
|
GND
|
10
|
Напряжение питания (0В)
|
3. РАСЧЕТ УЗЛОВ КОНТРОЛЕРА
Согласно техническому заданию нам необходимо произвести расчет количества
используемых корпусов микросхем для построения данного контролера. А так же
необходимо рассчитать потребляемую мощность и задать источник питания такой,
который бы обеспечивал необходимую мощность и необходимые питающие напряжения.
Необходимо так же составить рабочую программу, которая по заданию должна
выводить периодически изменяющиеся сигналы управления. Для задания периода
необходимо рассчитать число, которое загружается в один из каналов таймера.
.1 РАСЧЕТ ТАКТОВОГО ГЕНЕРАТОРА
Расчет ТГ сводится к тому, что необходимо выбрать резонатор заданной
частоты генерации, которая должна быть в 9 раз больше заданной частоты, с
которой работает микропроцессор. На практике применяют резонатор с частотой
резонанса равной 18500 кГц его обозначение III-15БУ. Таким образом микропроцессор работает с
тактовой частотой приблизительно 2 Мгц. Для RC - цепи выбирают следующие элементы: сопротивление 0,125-100
кОм; диод КД522Б; емкость 10 мкФ 16В.
.2 РАСЧЕТ ПЗУ и ОЗУ
В соответствии с техническим заданием контролер имеет ПЗУ равное 21 кБ,
ОЗУ равное 41 кБ.
Для организации такого объема ПЗУ берем 2 микросхемы К573РФ4А объемом 8
кБ, разрядностью 8 и 5 микросхем К573РФ1 объемом 1 кБ, разрядностью 8.
Для организации такого объема ОЗУ берем 5 микросхем К537РУ16А объемом 8
кБт, разрядностью 8 и 2 микросхемы КР537РУ5 объемом 1 кБт, разрядностью 4.
Суммарный объем используемой памяти равен 62 кБ.
Распределение адресов для данной памяти приведено в таблице 3.1
Таблица 3.1 - Распределение адресов ПЗУ и ОЗУ
|
кБ
|
А15
|
А14
|
А13
|
А12
|
А11
|
А10
|
А9
|
А8
|
А7
|
А6
|
А5
|
А4
|
А3
|
А2
|
А1
|
А0
|
Addr
|
|
8*
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0000
|
|
0
|
0
|
0
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1FFF
|
|
8*
|
0
|
0
|
1
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
2000
|
|
0
|
0
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
3FFF
|
|
8
|
0
|
1
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
4000
|
|
0
|
1
|
0
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
5FFF
|
|
8
|
0
|
1
|
1
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
6000
|
|
0
|
1
|
1
|
1
|
1
|
0
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
7FFF
|
|
8
|
1
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
8000
|
|
1
|
0
|
0
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
9FFF
|
|
8
|
1
|
0
|
1
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
A000
|
|
1
|
0
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
BFFF
|
|
8
|
1
|
1
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
C000
|
|
1
|
1
|
0
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
DFFF
|
|
1*
|
1
|
1
|
1
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
E000
|
|
1
|
1
|
1
|
0
|
0
|
0
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
E3FF
|
|
1*
|
1
|
1
|
1
|
0
|
0
|
1
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
E400
|
|
1
|
1
|
1
|
0
|
0
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
E7FF
|
|
1*
|
1
|
1
|
1
|
0
|
1
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
E800
|
|
1
|
1
|
1
|
0
|
1
|
0
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
EBFF
|
|
1*
|
1
|
1
|
1
|
0
|
1
|
1
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
EC00
|
|
1
|
1
|
1
|
0
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
EFFF
|
|
1*
|
1
|
1
|
1
|
1
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
F000
|
|
1
|
1
|
1
|
1
|
0
|
0
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
F3FF
|
|
1
|
1
|
1
|
1
|
1
|
0
|
1
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
F400
|
|
1
|
1
|
1
|
1
|
0
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
F7FF
|
|
-
|
1
|
1
|
1
|
1
|
1
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
F800
|
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
FFFF
|
* - помечены ИМС ПЗУ.
.3 РАСЧЕТ ПОСЛЕДОВАТЕЛЬНЫХ ПОРТОВ
Согласно техническому заданию разрабатываемый контролер должен содержать
3 канала на ввод, и 4 канала на вывод. Каждая микросхема КР580ИК51 может
работать либо на вход, либо на выход в соответствии с управляющим словом,
загруженным при инициализации данного УСАПП. Значит, нам необходимо взять 7
корпусов данного УСАПП. Задание режима УСАПП производится при помощи следующих
управляющих слов.
Рисунок
17 - Формат управляющего слова УСАПП для асинхронного приема
Таблица
3.2 - управляющие слова УСАПП
|
D7
|
D6
|
D5
|
D4
|
D3
|
D2
|
D1
|
D0
|
HEX
|
|
УСАПП 1
|
0
|
1
|
0
|
0
|
1
|
1
|
1
|
1
|
4F
|
|
УСАПП 2
|
0
|
1
|
0
|
0
|
1
|
1
|
1
|
1
|
4F
|
|
УСАПП 3
|
0
|
1
|
0
|
0
|
1
|
1
|
1
|
1
|
4F
|
|
УСАПП 4
|
0
|
1
|
0
|
0
|
1
|
1
|
1
|
1
|
4F
|
|
УСАПП 5
|
0
|
1
|
0
|
0
|
1
|
1
|
1
|
1
|
4F
|
|
УСАПП 6
|
0
|
1
|
0
|
0
|
1
|
1
|
1
|
1
|
4F
|
|
УСАПП 7
|
0
|
1
|
0
|
0
|
1
|
1
|
1
|
1
|
4F
|
3.4 РАСЧЕТ ПАРАЛЛЕЛЬНЫХ ПОРТОВ
По техническому заданию разрабатываемый контролер должен обеспечивать 2
параллельных порта работающих на ввод и 5 - на вывод. Каждая микросхема ППИ
КР580ВВ55 позволяет обеспечить 3 параллельных входа и выхода. Таким образом,
для обеспечения необходимого числа входов и выходов используем 3 корпуса
микросхем.
Таблица 3.3 - Операции, определяемые управлением от МП
|
Операция
|
Сигналы управления
|
|
CS
|
RD
|
WR
|
A1
|
A0
|
|
Запись управляющего слова
из МП
|
0
|
1
|
0
|
1
|
1
|
|
Запись в канал А
|
0
|
1
|
0
|
0
|
0
|
|
Запись в канал В
|
0
|
1
|
0
|
0
|
1
|
|
Запись в канал С
|
0
|
1
|
0
|
1
|
0
|
|
Чтение из канала А
|
0
|
0
|
1
|
0
|
0
|
|
Чтение из канала В
|
0
|
0
|
1
|
0
|
1
|
|
Чтение из канала С
|
0
|
0
|
1
|
1
|
0
|
Задание режима ППИ производится при помощи инструкции режима.
D6,D5 - режим работы канала А
|
Режим 0
|
0
|
0
|
|
Режим 1
|
0
|
1
|
|
Режим 2
|
1
|
0
|
4 - для канала А
3 - для канала С (РС7-РС4)
D2 -
для канала В
1 - для канала В
0 - для канала С (РС3-РС0)
Управляющие слова для ППИ будут выглядеть:
|
D7
|
D6
|
D5
|
D4
|
D3
|
D2
|
D1
|
D0
|
HEX
|
|
ППИ 1(А,В - ввод)
|
1
|
0
|
0
|
1
|
1
|
0
|
1
|
1
|
9B
|
|
ППИ 2(А,В,С-вывод)
|
1
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
80
|
|
ППИ 3(А, В - вывод)
|
1
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
80
|
.5 РАСЧЕТ ТАЙМЕРОВ
Разрабатываемый контролер согласно техническому заданию должен обеспечить
4 канала программируемого таймера. Каждый ПТ КР580ВИ53 позволяет обеспечить три
независимых канала ПТ. Таким образом для обеспечения необходимого числа каналов
необходимо использовать 2 корпуса микросхем. Один из 4 каналов используем для
организации программно-аппаратной задержки. Расчёт числа, которое необходимо
загрузить в таймер приведён ниже.
Таблица 3.4 - Операции, определяемые сигналами управления от МП
|
Операция
|
Сигналы управления
|
|
CS
|
RD
|
WR
|
A1
|
A0
|
|
Запись управляющего слова
из МП
|
0
|
1
|
0
|
1
|
1
|
|
Загрузка СТ0 с D(7-0)
|
0
|
1
|
0
|
0
|
0
|
|
Загрузка СТ1 с D(7-0)
|
0
|
1
|
0
|
0
|
1
|
|
Загрузка СТ2 с D(7-0)
|
0
|
1
|
0
|
1
|
0
|
|
Чтение СТ0 с D(7-0)
|
0
|
0
|
1
|
0
|
0
|
|
Чтение СТ1 с D(7-0)
|
0
|
0
|
1
|
0
|
1
|
|
Чтение СТ2 с D(7-0)
|
0
|
0
|
1
|
1
|
0
|
|
Отключение ПТ от D(7-0)
|
0
|
1
|
1
|
X
|
X
|
Задание режима ПТ производится при помощи управляющего слова
7, D6 - задает номер счетчика
|
СТ 0
|
0
|
0
|
|
СТ 1
|
0
|
1
|
|
СТ 2
|
1
|
0
|
|
Запрет
|
1
|
1
|
5, D4 - последовательность записи и
считывания счетчика
|
Защелкивание
|
0
|
0
|
|
Младший байт
|
0
|
1
|
|
Старший байт
|
1
|
0
|
|
Два байта
|
1
|
1
|
3, D2, D1- режим работы канала счетчика
|
Режим 0
|
0
|
0
|
0
|
0
|
0
|
1
|
|
Режим 2
|
X
|
1
|
0
|
|
Режим 3
|
X
|
1
|
1
|
|
Режим 4
|
1
|
0
|
0
|
|
Режим 5
|
1
|
0
|
1
|
0 - вид используемого кода
|
Двоичный
|
1
|
|
Двоично-десятичный
|
0
|
|
D7
|
D6
|
D5
|
D4
|
D3
|
D2
|
D1
|
D0
|
HEX
|
|
ПТ 1 СТ0
|
0
|
0
|
1
|
1
|
1
|
1
|
0
|
0
|
3C
|
|
ПТ 1 СТ1
|
0
|
1
|
1
|
1
|
1
|
1
|
0
|
0
|
7C
|
|
ПТ 1 СТ2
|
1
|
0
|
1
|
1
|
1
|
1
|
0
|
0
|
BC
|
|
ПТ 2 СТ0
|
0
|
0
|
1
|
1
|
1
|
1
|
0
|
0
|
3C
|
Для реализации программно-аппаратной задержки соединяем выход счётчика
СТ2 в ПТ1 со входом IR1 ПКП
Расчёт числа, загружаемого в таймер:
L=ti/Тгти,
где Tгти - время одного тактового импульса
от ГТИ, ti - 1/12 периода вывода импульсов.
Тгти=1/2*106=0,5*10-6
ti=25*10-3/12=2.083*10-3
L=2.083*10-3/0.5*10-6=4166
L=416610=1046Н
4. ФУНКЦИОНАЛЬНОЕ СОПРЯЖЕНИЕ УЗЛОВ КОНТРОЛЕРА
В соответствии с техническим заданием разрабатываемый контролер должен
иметь определенное число вводов и выводов параллельного, последовательного
интерфейсов, а также определенное число каналов и режимы таймера. Кроме того, в
техническом задании заданы объемы ПЗУ и ОЗУ контролера.
Все устройства контролера подключены к центральному процессору. Друг от
друга их отличают только адреса. Выбор конкретного устройства производится с
помощью входа СS на каждой
микросхеме.
.1 РАСПРЕДЕЛЕНИЕ АДРЕСОВ ПАМЯТИ
|
Память
|
Addr
|
|
ПЗУ
|
0000
|
|
3FFF
|
|
ОЗУ
|
4000
|
|
DFFF
|
|
ПЗУ
|
E000
|
|
Е3FF
|
|
ОЗУ
|
Е400
|
|
F7FF
|
|
-
|
F800
|
|
FFFF
|
Рисунок 18 - Диаграмма распределения адресов памяти
На рисунке 18 приведена диаграмма распределения адресов памяти. Цифры
указывают начало и конец соответствующей области памяти.
.2 РАСПРЕДЕЛЕНИЕ АДРЕСОВ ВНЕШНИХ УСТРОЙСТВ
Всего микропроцессор может адресовать 256 внешних устройств - нам
необходимо адресовать всего 13.
В таблице 4.1 показаны адреса всех устройств.
Так как для адресации внешних устройств используется системный контролер
- адрес устройства будет однобайтным.
Таблица 4.1 - Распределение адресов внешних устройств
|
Внешнее устройство
|
A7
|
A6
|
A5
|
A4
|
A3
|
A2
|
A1
|
A0
|
HEX
|
|
ПТ 1
|
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
00
|
|
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
1
|
01
|
|
|
0
|
0
|
0
|
0
|
0
|
0
|
1
|
0
|
02
|
|
РУС
|
0
|
0
|
0
|
0
|
0
|
0
|
1
|
1
|
03
|
|
ПТ 2
|
|
0
|
0
|
0
|
0
|
0
|
1
|
0
|
0
|
04
|
|
|
0
|
0
|
0
|
0
|
0
|
1
|
0
|
1
|
05
|
|
|
0
|
0
|
0
|
0
|
0
|
1
|
1
|
0
|
06
|
|
РУС
|
0
|
0
|
0
|
0
|
0
|
1
|
1
|
1
|
07
|
|
ППИ1
|
|
0
|
0
|
0
|
0
|
1
|
0
|
0
|
0
|
08
|
|
|
0
|
0
|
0
|
0
|
1
|
0
|
0
|
1
|
09
|
|
|
0
|
0
|
0
|
0
|
1
|
0
|
1
|
0
|
0A
|
|
РУС
|
0
|
0
|
0
|
0
|
1
|
0
|
1
|
1
|
0B
|
|
ППИ2
|
|
0
|
0
|
0
|
0
|
1
|
1
|
0
|
0
|
0C
|
|
|
0
|
0
|
0
|
0
|
1
|
1
|
0
|
1
|
0D
|
|
|
0
|
0
|
0
|
0
|
1
|
1
|
1
|
0
|
0E
|
|
РУС
|
0
|
0
|
0
|
0
|
1
|
1
|
1
|
1
|
0F
|
|
ППИ3
|
|
0
|
0
|
0
|
1
|
0
|
0
|
0
|
0
|
10
|
|
|
0
|
0
|
0
|
1
|
0
|
0
|
0
|
1
|
11
|
|
|
0
|
0
|
0
|
1
|
0
|
0
|
1
|
0
|
12
|
|
РУС
|
0
|
0
|
0
|
1
|
0
|
0
|
1
|
1
|
13
|
|
УСАПП1
|
|
0
|
0
|
0
|
1
|
0
|
1
|
0
|
0
|
14
|
|
|
0
|
0
|
0
|
1
|
0
|
1
|
0
|
1
|
15
|
|
УСАПП2
|
|
0
|
0
|
0
|
1
|
1
|
0
|
0
|
0
|
18
|
|
РУС
|
0
|
0
|
0
|
1
|
1
|
0
|
0
|
1
|
19
|
|
УСАПП3
|
|
0
|
0
|
1
|
1
|
1
|
0
|
0
|
1C
|
|
РУС
|
0
|
0
|
0
|
1
|
1
|
1
|
0
|
1
|
1D
|
|
УСАПП4
|
|
0
|
0
|
1
|
0
|
0
|
0
|
0
|
0
|
20
|
|
РУС
|
0
|
0
|
1
|
0
|
0
|
0
|
0
|
1
|
21
|
|
УСАПП5
|
|
0
|
0
|
1
|
0
|
0
|
1
|
0
|
0
|
24
|
|
РУС
|
0
|
0
|
1
|
0
|
0
|
1
|
0
|
1
|
25
|
|
УСАПП6
|
|
0
|
0
|
1
|
0
|
1
|
0
|
0
|
0
|
28
|
|
РУС
|
0
|
0
|
1
|
0
|
1
|
0
|
0
|
1
|
29
|
|
УСАПП7
|
|
0
|
0
|
1
|
0
|
1
|
1
|
0
|
0
|
2C
|
|
РУС
|
0
|
0
|
1
|
0
|
1
|
1
|
0
|
1
|
2D
|
|
ПКП
|
ICW1
|
0
|
0
|
1
|
1
|
0
|
0
|
0
|
0
|
30
|
|
ICW2
|
0
|
0
|
1
|
1
|
0
|
0
|
0
|
1
|
31
|
5. ПРОГРАММНОЕ ОБЕСПЕЧЕНИЕ
Согласно техническому заданию микропроцессорная система должна
обеспечивать вывод 8-ми битных слов из ППИ. Цикл выводимых слов состоит из 9
периодов, в каждом периоде 12 слов, длительность периода 25 мс. В данном
разделе составляется программа вывода слов, посредством подпрограммы
приоритетного прерывания, запрос на которую через ПКП формирует таймер 12 раз в
период. Загружать число L в канал таймера необходимо после инициализации всех
устройств. Процесс инициализации внешних устройств заключается в следующем:
происходит загрузка аккумулятора микропроцессора управляющим словом, которое
описывает режимы работы внешних устройств и отправка его по команде OUT на адрес внешнего устройства. На
рисунке 20 приведен один период выводимой из ППИ информации. В таблице 5.4
приведена рабочая программа. На рисунке 19 представлен алгоритм
функционирования микропроцессорной системы.
Рисунок
19 - Алгоритм вывод управляющих импульсов
Рисунок
20 - Информационные импульсы выводимые из ППИ
Ниже
приведен расчёт 16-тиричных чисел, вывод которых осуществляется каждую 1/12
периода Т. Всего их нужно вывести N=12*9=108, NH=6CH,
все они прошиты в ПЗУ в ячейках 0200-026В.
Таблица
5.1 - Коды информационной модели
|
Временной интервал, n
|
Такт
|
|
1
|
2
|
3
|
4
|
5
|
6
|
7
|
8
|
9
|
10
|
11
|
12
|
|
|
0F
|
0B
|
07
|
07
|
06
|
06
|
14
|
14
|
04
|
14
|
04
|
00
|
1
|
|
0F
|
0B
|
07
|
07
|
07
|
06
|
14
|
14
|
04
|
14
|
04
|
00
|
2
|
|
0F
|
0B
|
07
|
07
|
07
|
07
|
14
|
14
|
04
|
14
|
04
|
00
|
3
|
|
0F
|
0B
|
07
|
07
|
07
|
07
|
15
|
14
|
04
|
14
|
04
|
00
|
4
|
|
0F
|
0B
|
07
|
07
|
07
|
07
|
15
|
15
|
04
|
14
|
04
|
00
|
5
|
|
0F
|
0B
|
07
|
07
|
07
|
07
|
15
|
15
|
05
|
14
|
04
|
00
|
6
|
|
0F
|
0B
|
07
|
07
|
07
|
07
|
15
|
15
|
05
|
15
|
04
|
00
|
7
|
|
0F
|
0B
|
07
|
07
|
07
|
07
|
15
|
15
|
05
|
15
|
05
|
00
|
8
|
|
0F
|
0B
|
07
|
07
|
07
|
07
|
15
|
15
|
05
|
15
|
05
|
01
|
9
|
.1 ОРГАНИЗАЦИЯ ПРЕРЫВАНИЙ С ПОМОЩЬЮ ПКП
Вывод управляющих импульсов через ППИ будет производиться программно в
виде подпрограммы обработки прерываний. Для генерирования прерываний используем
ПКП, на вход IR0 которого подаем сигнал OUT с канала 2 ПТ1. Т.к. ПКП реагирует
на фронт положительного импульса, а с вывода ПТ приходит импульс нулевого
уровня на фоне постоянного положительного сигнала, то на входе IR0 ПКП необходимо поставить инвертор
для электрического сопряжения устройств.
При наличии запроса на прерывание на входе IR0 ПКП формирует сигнал INT; МП принимает сигнал INT, заканчивает выполнение текущей команды и, если
прерывание разрешено, выдает сигнал подтверждения INTA; ПКП выдает на шину данных код команды CALL. МП выдает еще два сигнала INTA, которые позволяют ПКП передать на
шину данных 16-разрядный адрес подпрограммы обработки прерывания. Далее
выполняется подпрограмма обработки прерываний, в результате которой на выходе
канала А ППИ 2 будет выводится заданная комбинация управляющих импульсов.
Таблица 5.2 - Разряды управляющих сигналов
|
D7
|
D6
|
D5
|
D4
|
D3
|
D2
|
D1
|
D0
|
|
0
|
0
|
0
|
U16
|
U14
|
U6
|
U4
|
U1
|
ПКП должен быть изначально запрограммирован управляющими словами ICW1 и ICW2, которые приведены в таблице 5.3.
Таблица 5.3 - Управляющие слова для ПКП
|
Слово
|
А0
|
D7
|
D6
|
D5
|
D4
|
D3
|
D2
|
D1
|
D0
|
HEX
|
CALL
|
|
ICW1
|
0
|
0
|
1
|
0
|
1
|
0
|
0
|
1
|
0
|
52
|
|
|
ICW2
|
1
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
0
|
00
|
Ст. б
|
|
0
|
1
|
0
|
0
|
0
|
0
|
0
|
0
|
40
|
Мл. б
|
При таких управляющих словах таблица векторов прерываний начинается по
адресу 0040. В таблице 5.4 приведена рабочая программа.
Таблица 5.4 - Рабочая программа
|
0000
|
JMP 4000
|
C3
|
Переход к основной программе
|
|
0001
|
|
00
|
|
|
0002
|
|
40
|
|
|
|
0040
|
JMP 4100
|
C3
|
Переход к подпрограмме
обработки прерываний
|
|
0041
|
|
00
|
|
|
0042
|
|
41
|
|
|
0043
|
|
|
|
|
Основная программа
|
|
4000
|
MVI A
|
3E
|
ПТ 1 СТ0
|
|
4001
|
3C
|
3C
|
OUT
|
D3
|
|
|
4003
|
03
|
03
|
|
|
4004
|
MVI A
|
3E
|
ПТ 1 СТ1
|
|
4005
|
7C
|
7C
|
|
|
4006
|
OUT
|
D3
|
|
|
4007
|
03
|
03
|
|
|
4008
|
MVI A
|
3E
|
ПТ 1 СТ2
|
|
4009
|
BC
|
BC
|
|
|
400A
|
OUT
|
D3
|
|
|
400B
|
03
|
03
|
|
|
400C
|
MVI A
|
3E
|
ПТ 2 СТ0
|
|
400D
|
3C
|
3C
|
|
|
400E
|
OUT
|
D3
|
|
|
400F
|
07
|
07
|
|
|
4010
|
MVI A
|
3E
|
ППИ 1
|
|
4011
|
9B
|
9B
|
|
|
4012
|
OUT
|
D3
|
|
|
4013
|
0B
|
0B
|
|
|
4014
|
MVI A
|
3E
|
ППИ 2
|
|
4015
|
80
|
80
|
|
|
4016
|
OUT
|
D3
|
|
|
4017
|
0F
|
0F
|
|
|
4018
|
MVI A
|
3E
|
ППИ 3
|
|
4019
|
80
|
80
|
|
|
401A
|
OUT
|
D3
|
|
|
401B
|
13
|
13
|
|
|
401C
|
MVI A
|
3E
|
УСАПП
|
|
401D
|
4F
|
4F
|
|
|
401E
|
OUT
|
D3
|
УСАПП 1
|
|
401F
|
15
|
15
|
|
|
4020
|
OUT
|
D3
|
УСАПП 2
|
|
4021
|
19
|
19
|
|
|
4022
|
OUT
|
D3
|
УСАПП 3
|
|
4023
|
1D
|
1D
|
|
|
4024
|
OUT
|
D3
|
УСАПП 4
|
|
4025
|
21
|
21
|
|
|
4026
|
OUT
|
D3
|
УСАПП 5
|
|
4027
|
25
|
25
|
|
|
4028
|
OUT
|
D3
|
УСАПП 6
|
|
4029
|
29
|
29
|
|
|
402A
|
OUT
|
D3
|
УСАПП 7
|
|
402B
|
2D
|
2D
|
|
|
402C
|
MVI A
|
3E
|
ПКП (ICW
1)
|
|
402D
|
52
|
52
|
|
|
402E
|
OUT
|
D3
|
|
|
402F
|
30
|
30
|
|
|
4030
|
MVI A
|
3E
|
ПКП (ICW 2)
|
|
4031
|
00
|
00
|
|
|
4032
|
OUT
|
D3
|
|
|
4033
|
31
|
31
|
|
|
4034
|
MVI A
|
3E
|
Запись в ПТ числа L=1046
|
|
4035
|
46
|
46
|
|
|
4036
|
OUT
|
D3
|
|
|
4037
|
02
|
02
|
|
|
4038
|
MVI A
|
3E
|
|
|
4039
|
10
|
10
|
|
|
403A
|
OUT
|
D3
|
|
|
403B
|
02
|
02
|
|
|
403C
|
LXI H 0200
|
21
|
Загрузка регистровой пары
начальным адресом таблицы вывода
|
|
403D
|
|
02
|
|
|
403E
|
|
00
|
|
|
403F
|
NOP
|
00
|
∞ цикл
|
|
4040
|
JMP 403F
|
C3
|
|
|
4041
|
|
3F
|
|
|
4042
|
|
40
|
|
|
4043
|
HLT
|
76
|
|
|
Подпрограмма обработки
прерываний
|
|
4100
|
PUSH PSW
|
F5
|
Пересылка слова соcтояния
программы в стек
|
|
4101
|
MOV A M
|
7E
|
Порт А ППИ 2
|
|
4102
|
OUT 0C
|
D3
|
|
|
4103
|
|
0C
|
|
|
4104
|
MOV A L
|
7D
|
Сравнение текущей ЯП с 026В
|
|
4105
|
CPI 6B
|
FE
|
|
|
4106
|
|
6B
|
|
|
4107
|
JNZ 410F
|
C2
|
Переход по ненулевому
результату.
|
|
4108
|
|
0F
|
|
|
4109
|
|
41
|
|
|
410A
|
MVI L 00
|
2E
|
Присвоение паре HL
начального адреса 0200
|
|
410B
|
|
00
|
|
|
410C
|
JMP 4110
|
C3
|
Переход к ЯП 4110
|
|
410D
|
|
10
|
|
|
410E
|
|
41
|
|
|
410F
|
INX H
|
23
|
Увеличение указателя адреса
HL на 1
|
|
4110
|
POP PSW
|
F1
|
Восстановление состояния
|
|
4111
|
EI
|
FB
|
Разрешение прерывания
|
|
4112
|
RET
|
C9
|
Возврат
|
6. РАСЧЕТ ПОТРЕБЛЯЕМОЙ МОЩНОСТИ
Расчет потребляемой мощности всей микропроцессорной системы сводится к
расчету суммарной мощности по формуле:
Рпотр=Ргти+Рмп+Рсопр+Рконтр+3Рдш+7Рпзу+2Ршф+7Розу+2Рпт+3Рппи+7Русапп+2Рлогики
Где Ргти=700 мВт;
Рмп=1500 мВт;
Рконтр=1000 мВт;
Рсопр=1000 мВт;
Рдш=675 мВт;
Рпзу=650 мВт;
Ршф=675 мВт;
Розу=900 мВт;
Рпт=750 мВт;
Рппи=350 мВт;
Русапп=400 мВт;
Рлогики=22мВт
Таким образом потребляемая мощность будет равна: Рпотр=23819 мВт.
Согласно этому мощность источника питания должна быть не менее 23,9 Вт.
ЗАКЛЮЧЕНИЕ
В данном курсовом проекте на базе микропроцессорного комплекта КР560 было
реализовано задание, так же была приведена программа для обеспечения
функционирования микропроцессорной системы. Произведен расчет потребляемой
мощности.