Структура и программирование ПЛИС фирмы Altera в САПР Quartus II, её применение в лабораторном стенде

  • Вид работы:
    Другое
  • Предмет:
    Информационное обеспечение, программирование
  • Язык:
    Русский
    ,
    Формат файла:
    MS Word
  • Опубликовано:
    2010-07-20
Вы можете узнать стоимость помощи в написании студенческой работы.
Помощь в написании работы, которую точно примут!

Структура и программирование ПЛИС фирмы Altera в САПР Quartus II, её применение в лабораторном стенде

Министерство науки и образования Украины

Одесский Национальный Политехнический Университет

Кафедра радиотехнических систем


Структура и программирование ПЛИС фирмы Altera в САПР Quartus II, её применение в лабораторном стенде.

Пояснительная записка

Курсовая работа

по дисциплине “Цифровые устройства и микропроцессоры”




Руководитель:

Цевух И.В.

“       ”________2004.


Выполнил:

Ст.гр. РТ-012

Анистратенко А.А.

“       ”________2004.


Одесса 2004г.

Техническое задание.

Спроектировать и описать основные принципы работы устройства на ПЛИС фирмы Altera серии МАХ7000 ЕРМ7064SLC44-10, являющегося лабораторным стендом для студентов изучающих данную дисциплину, а также программного пакета Quartus II,  являющегося программной средой для разработки, пронраммирования и отладки устройств на ПЛИС фирмы Altera.

































Содержание.

Техническое задание…………………………………………………………………….1

Содержание………………………………………………………………………………….2

1.Общие сведения о ПЛИС…………………………………………………………….3

2.ПЛИС фирмы Altera семейства МАХ7000.…………………………………….9

3. Описание и программирование в САПР Quartus II v4.1 ……………..18

4.Устройство и характеристики программатора и стенда……………….34

Список использованной литературы……………………………………………..38

Приложение…………………………………………………………………………………39




















 






1.Общие сведения о ПЛИС

Краткий обзор семейств ПЛИС основных производителей

ПЛИС — высокоинтегрированные гибкие универсальные устройства с мощной логикой, памятью и внутрисистемным репрограммированием. Расширение сферы применения ПЛИС определяется растущим спросом на устройства с быстрой перестройкой выполняемых функций, сокращением проектно-технологическогоцикла новых или модифицируемых изделий, наличием режимов изменения внутренней структуры в реальном масштабе времени, повышением быстродействия, снижением потребляемой мощности, разработкой оптимизированных сочетаний с микропроцессорами и сигнальными процессорами(DSP), а также снижением цен на эти устройства.

По принципу формирования требуемой структуры целевого цифрового устройства ПЛИС относят к двум группам. CPLD (Complex Programmable Logic Device) — комплексные программируемые логические устройства, энергонезависимые и с некоторым ограничением допустимого числа перезаписи содержимого. FPGA (Field Programmable Gate Array) — программируемые пользователем вентильные матрицы, не имеющие ограничений по числу перезаписей. В цифровой обработке сигналов (ЦОС) ПЛИС по сравнению с DSP имеют такие преимущества, как возможность организации параллельной обработки данных, масштабирование полосы пропускания, расширяемость устройства.

Xilinx, Altera, Actel, Atmel, Lattice Semiconductor, Cypress Semiconductor и другие компании активно создают ПЛИС, отличающиеся наличием новых функций и способствующих дальнейшему расширению сферы их применения. По результатам деятельности в 2003 году компании Xilinx, Altera и Actel стали основными разработчиками идеологии применения ПЛИС.

Xilinx (www.xilinx.com; www.plis.ru) основанав1984 году. Xilinx при изготовлении ПЛИС использует технологии на основе статического ОЗУ (FPGA серий ХС 4000, XC 3000, XC 5200, Spartan, Virtex), Flash-памяти (CPLD XC 9500) и ЭППЗУ (CPLD серии CoolRunner). Компания Xilinx — создатель ПЛИС FPGA. В настоящее время популярными семействами являются Virtex-II, Virtex-II Pro, Spartan-IIE и Spartan-3. FPGA серий Virtex и Spartan кроме элементов логики, реализуемых оперативную память, не занимающую LC; быстродействующие модули общего назначения; элементы реализации стандартов входов выходов. Компания Xilinx в 2002 году, используя ядра RISC-процессо-ров IBM PowerPC и ПЛИС Virtex-II Pro, расширила сферу приложения ПЛИС. Ядро содержит: 5-ступенчатый конвейер обработки данных; устройство аппаратного умножения и деления; тридцать два 32-разрядных регистра общего назначения; двунаправленный модульно-ассоциативный кэш команд и кэш данных (по 16 кбайт); устройство управления памятью. Потребляемая мощность ядра —0,9 мВт/МГц. Компания Xilinx для изготовления специализированных FPGA в 2003 году приступила к использованию модульной архитектуры ASMBL (Application Specific Modular Block). Архитектура ASMBL опробована на серии Virtex, изготовленной по технологии 90 нм. конфигурируемый логический блок;

Компания Xilinx — не только создатель FPGA, но и разработчик серий CPLD (XC9500, CoolRunner, CoolRunner-II). Среди последних разработок компании — семейство CoolRunner-II с архитектурой XPLA3. В сравнении с CoolRunner достигнуто более низкое энергопотребление и высокое быстродействие (применена технология FZP), реализованы возможности поддержки различных цифровых сигнальных стандартов I/О. Последняя версия интегрированного программного обеспечения(ПО) позволяет повысить быстродействие последних моделей ПЛИС до 400 МГц и обеспечить эффективное конструирование на кристалле меньшей площади. Снижение производственной стоимости может достигать 60%.

Помимо компаний-производителей ПЛИС многие сторонние фирмы разработчики интегральных схем участвуют в создании САПР. Компания Mentor Graphics поставляет семейство средств синтеза — Precision Synthesis. Данный продукт является частью комплексного маршрута проектирования ПЛИС, включая создание, верификацию и интеграцию проекта, в том числе с использованием IP-cores. Инструментальный комплектSET — StartenKit (разработка Scan Engeneering Telecom) используется для аналогичных целей, а также разработки прототипов встраиваемых микропроцессорных систем, но уже для FPGA фирмы Xilinx. Для отладки ПО SoC может использоваться JTAG-эмулятор WindPower ICE (разработка Wind River Systems). Через WindPower ICE можно загружать FPGA и программировать CPLD. Известно, что надежные и полные интеллектуальные решения IP (Intellectual Property)предлагаются самими фирмами-разработчиками. В издаваемом компанией Xilinx журнале для пользователей Xilinx IP Selection Guide для ряда областей применения публикуются перечни сотен IP-решений. Некоторые сферы приложений ПЛИС компании:

·   Коммуникации и сети (поддержка дуплексного режима 1 Гбит Ethernet — Virtex-II; поддержка режима 10/100 Мбит Ethernet —Virtex-II, Spartan-II; декодер Рида-Соломона для цифрового TV, кабельных модемов, беспроводных сетей — серии Virtex, Spartan).

·   ЦОС (преобразования Фурье — серия Virtex; регистр сдвига с линейной обратной связью для исправления ошибок в системах передачи данных — серии Virtex, Spartan).

·   Математические функции (сумматор, вычитатель — серии Virtex, Spartan; делитель в режиме с плавающей точкой для DSP-приложений — серии Virtex, Spartan-II).

·   Память и ее компоненты (ассоциативная память — серии Virtex, Spartan).

Радиационно-стойкие FPGA серии Virtex успешно используются в «главном мозге» вездехода Opportunity MER на Марсе (январь 2004 года), контролируя колесные двигатели, управление и различные контрольно-измерительные приборы.

 Компания Altera (www.altera.com,www.altera.efo.ru) основана в 1983 году. Altera выпускает CPLD серий FLEX, MAX3000А, MAX7000В, MAX7000А, MAX7000, MAX II и FPGA серий ACEX, APEX, Mercury, Excalibur, Cyclone, Stratix. Компания Altera в конце 80-х годов первая предложила принципы построения энергонезависимых CPLD, а в 2004 году представила новое семейство CPLD MAX II. В сравнении с предыдущими семействами MAX оно в 2 раза дешевле, потребляемая мощность в 10 раз меньше, логическая емкость в 4 раза больше, а быстродействие в 2 раза выше. Таких результатов удалось достичь за счет использования LUT-based архитектуры на основе макроячеек (LAB) и технологии Flash с шестью уровнями металлизации. Семейство поддерживается бесплатной версией САПР Quartus II Web Edition.

С недавних пор компания Altera правомерно использует название FPGA для выпускаемых ПЛИС соответствующих серий. В 2002 году начато производство FPGA семейства Stratix. Микросхема содержит 28 блоков ЦОС с встроенными оптимизированными для ЦОС умножителями (99 с общим числом 224). ПЛИС Stratix обладают широкой полосой пропускания за счет реализации:

·   максимального быстродействия проектирования системы с помощью соединительной матрицы MultiTrack и техники маршрутизации DirectDrive;

·   трехуровневой системы памяти TriMatrix; широкополосных блоков DSP;

·   средств I/O, поддерживающих различные стандарты дифференциального I/O и высокоскоростные интерфейсы систем связей.

Последние обслуживают до 116 каналов, из которых 80 рассчитаны на скорость передачи до 840 Мбит/с). Блоки памяти TriMatrix состоят из трех реконфигурируемых модулей, 12 модулей MegaRAM емкостью 512 кбит каждый, до 520 модулей М4К емкостью 4 кбит, до 1118 модулей М512 емкостью 512 бит. Добавлением к функциям семейства Stratix высокоскоростных последовательных приемопередатчиков (от 4 до 20) получено семейство Stratix GX. При этом использовалась технология Clock Dak Recovery, имеющая встроенные блоки SERDES со скоростью обмена данными по последовательному каналу до 3,125 Гбит/с. FPGA Stratix и Stratix GX производятся со встроенными DSP (до 20 GMAC). Используя преимущества семейства Stratix, компания Altera в 2004 году представила семейство ПЛИС Stratix II, имеющее улучшенную логическую структуру и позволяющее разработчикам на меньшей площади кристалла реализовать те же функциональные возможности. В микросхеме поддерживается более 9Мбит RAM на кристалле, максимальное количество встроенных умножителей — 768идо 96 блоков DSP. Компания Altera реализовала в SоC стандартное аппаратное процессорное ядро 32-разрядного RISC-процессора ARM9 на одном кристалле с логической матрицей Excalibur. Процессорное ядро работает на частотедо200 МГц. В основе SoC лежит FPGA APEX20KE логической емкостью от 100 тыс. до 1 млн вентилей. Excalibur имеет внутреннюю однопортовую SRAM до 250 кбайт и внутреннюю двухпортовую SRAM до 120 кбайт. Число программируемых пользователем I/O —от 173 до 521. Семейство содержит несколько фиксированных периферийных узлов типа универсальных асинхронных приемопередатчиков и таймеров. В целях технического решения изделий класса SoC и реализации специализированного процессорного ядра, загружаемого в структуру FPGA, Altera использует 16/32-разрядное RISC-ядро Nios. Оно имеет конвейерную архитектуру на базе APEX 20K и состоит из 1000 логических ячеек (12% емкости FPGA Altera APEX20К200Е).

Компанией Altera для программной поддержки ПЛИС созданы среды разработки MAX+PLUS II и Quartus II, а также бесплатные MAX+PLUSIIBASELINE и QuartusII Web Edition ver. 4. САПР поддерживают все этапы проектирования.

 Некоторые сферы приложений ПЛИС:

·   ЦОС (быстрое преобразование Фурье — серии Excalibur, APEX, Mercury, Stratix; системы передачи данных — серии Excalibur, APEX, Mercury, Stratix).

·   Коммуникации и сети (SDLC-контроллер —Stratix, Stratix II, Cyclon; 502 MAC-семейства Excalibur, Stratix; кодер/декодер — ACEX, APEX, Stratix II; конвертор — серии ACEX, APEX, Stratix, Excalibur).

  К областям применения ПЛИС компании Altera следует отнести цифровые радиорелейные станции, радиолокационное оборудование, электронно-бытовую технику, медицинскую технику, управляющие контроллеры, информационные панно, счетчики жидкости и тепла, кассовые терминалы, торговые автоматы и многое другое.

 Компания Actel (www.actel.com, www.actel.ru,www.asicdesign.ru) основана в1985 году. Компания занимает третье место в мире пообъему продаж FPGA ($150 млн. в2003 году) после Xilinx и Altera. Компания предлагает микросхемы:

·   перепрограммируемые по Flash-техноло-гии (семейства ProASIC,  ProASICPLUS, HiReProASICPLUS);

·   однократно программируемые по Antifuse-технологии (семейства Axcelerator, eX,SX/SX-A, MX, Legocy Products, HiRelAntifuse);

·   однократно программируемые радиационно-стойкие.

 В отличие от продуктов других компаний, ПЛИС Actel имеют элементы Flash-памяти, распределенные по всей площади кристалла, которые одновременно являются ключами, задающими конфигурацию. Из последних разработок FPGA — энергонезависимое семейство ProASICPLUS. Архитектура микросхемы состоит из ядра, цепи маршрутизации, блоков встроенной памяти, блоков обработки синхрочастоты, блоков I/O, порта JTAG. Поддерживается ПО Designer компании Actel. У ProASICPLUS при сопоставлении с FPGA других компаний с одинаковым количеством вентилей число выводов больше. Основное свойство микросхемы, позволяющее существенно расширить сферу их применения — это радиационная стойкость по накопленной дозе не менее 200 крад. С первого квартала 2004 года компания выпускает образцы новой быстродействующей серии Military Axcelerator, аттестованных на полный военный диапазон. Схемы обеспечивают внутреннее быстродействие 500 МГц, скорость передачи данных между кристаллами 300 МГц и содержат от 30 тыс. до 250 тыс. вентильных элементов. Реализуются в пластмассовых или герметичных корпусах(температурный диапазон: –55…+125°С). Исходная цена — $770.

Для отладки проектов на ПЛИС с Flash-технологией используется Modelism фирмы MentorGraphics, а для ПЛИС с Antifuse-технологией — бесплатные средства разработки Libero IDE Silver. Продукция компании предназначена в первую очередь для военных и космических приложений. Однако в последнее время расширяется сфера применения разработок для индустриального (атомная промышленность), телекоммуникационного (модемы, роутеры,  маршрутизаторы), медицинского (диагностическое), систем защиты данных (криптография), игрового и другого оборудования. Компания предлагает следующие семейства IP-ядер:

·   интерфейсные шины;

·   передача данных;

·   процессоры и периферийные устройства;

·   безопасность;

·   контроллеры памяти;

·   мультимедиа и коррекция ошибок.

Например, IP-ядра:

·   Коммуникации и сети (кодер/декодер —Axcelerator, SX-A/SX; поддержка режима10/100/1000 в Ethernet-коммутаторах, концентраторах, маршрутизаторах —Axcelerator, ProASICPLUS).

·   Процессоры (8-разрядное микропроцессорное ядро Zilog Z80 фирмы CAST —Axcelerator, ProASICPLUS, SX-A/SX, RTSX-S;8-разрядный микропроцессор 6809 фирмы Inicore — Axcelerator, ProASICPLUS, ProASIC, SX-A/SX, MX; LCD-контроллерфирмы Inicore — Axcelerator, SX-A/SX,MX; контроллеры памяти SDR SDRAM фирмы Morethan/P — Axcelerator,ProASICPLUS, RT545-S).

Компания Atmel (www.atmel.com,www.atmel.ru, www.atmel.argussoft.ru) основана в 1984 году. Компания известна разработкой, производством и маркетингом продвинутых полупроводниковых приборов, в том числе ПЛИС CPLD и FPGA. Atmel выпускает программируемые SoC, например АТ94К10, включающую RISC-микроконтроллер, ПЛИС, схему управления, память и устройство ввода-вывода. Такой уровень интеграции успешно используется в портативном и беспроводном оборудовании: персональных цифровых помощниках и их периферийных устройствах, вспомогательном оборудовании сотовых телефонов, глобальных системах позиционирования, портативном тестовом оборудовании, устройствах розничной торговли, системах безопасности, беспроводных сетях. В новой платформе AT91RM9200 (2003 год)используется процессор ARM920T, стандартная матрица, состоящая из периферийных устройств памяти. Такое решение позволяет заменять процессоры для ЦОС. Atmel или заказчик IP-модуля может добавить ПЛИС FPGA, например Virtex-II от XiIinx. При загрузке FPGA компания Atmel использует микросхемы памяти серии АТ17СХХХ, построенные по Flash-технологии. Для проектирования можно использовать продукты Synario, ABEL и CUPL.


 

Семейство CPLD

Рекомендации

Технология

Напряжение питания ядра

Напряжение питания I/O

Реализованные аппаратные функции

Логическая емкость

Максимальное быстродействие 16 разрядного счетчика (1)

Типы корпусов

Количество пользовательских линий ввода-вывода








MAX II

для новых разработок

Flash

3.3V, 2.5V ( 1.8V*)

1.5V, 1.8V, 2.5V, 3.3V

8 килобит Flash-ПЗУ

240 - 2210 логических элементов (LE)**

304 MHz

TQFP, FBGA

80 - 272






MAX3000A

для новых разработок

EEPROM

3.3V

2.5V, 3.3V


32 - 512 макроячеек

227 MHz

PLCC, TQFP, PQFP, FBGA

34 - 208






MAX7000B


EEPROM

2.5V

1.8V, 2.5V, 3.3V

Расширенные стандарты I/O

32 - 512 макроячеек

303 MHz

PLCC, TQFP, PQFP, UBGA, BGA, FBGA

36 - 212






MAX7000AE


EEPROM

3.3V

2.5V, 3.3V


32 - 512 макроячеек

227 MHz

PLCC, TQFP, PQFP, UBGA, BGA, FBGA

36 - 212






MAX7000S


EEPROM

5V

3.3V, 5V


32 - 256 макроячеек

172 MHz

PLCC, TQFP, PQFP, RQFP, PGA

36 - 164






MAX9000

Устаревшие микросхемы

Не рекомендуются для применения. Не поддерживаются новыми версиями САПР.




 

Classic

Устаревшие микросхемы




 


Таб.1.1.Сводная таблица по ПЛИС Altera.

 

2. ПЛИС фирмы Altera серии МАХ7000.

·   Программируемое логическое устройство (PLD) с высокой плотностью упаковки.Логическая ёмкость 600-5000 логических вентилей (gates).

·   Программируемые элементы выполнены по технологии  EEPROM  

·   Программирование в системе через встроенный IEEE 1149.1 JTAG интерфейс с напряжением питания 5.0В.

·   Программирование в системе совместимо со стандартом IEEE 1532 (ISP).

·   Включает 5.0В MAX 7000 и 5.0В MAX 7000S, поддерживающие программирование в системе.

·   Встроенная JTAG схема граничного сканирования в микросхемах MAX 7000S c 128 и более макроячейками.

·   PLD логической емкостью от 600 до 5,000 вентилей.

·   Задержка pin-to-pin 5 нс, частота счётчика до 175.4 МГц.

·   PCI совместимы.

·   Поддерживают открытый сток в микросхемах MAX 7000S.

·   Программируемые триггеры макроячеек с индивидуальным управлением сбросом, установкой, clock и clock enable.

·   Режим сохранения потребляемой мощности позволяет её уменьшить на 50% в каждой макроячейке.

·   Наличие конфигурируемых экспандеров позволяет использовать до 32 product terms на макроячейку.

·   Количество контактов варьируется от 44 до 208 в различных корпусах TQFP, PQFP, RQFP, PLCC и PGA.

·   Программируемый бит секретности для защиты проекта.

·   Напряжение питания 3.3В или 5.0В

·   MultiVolt ввод/вывод позволяет взаимодействовать с 3.3В или 5.0В микросхемами (MultiVolt ввод/вывод не поддерживается микросхемами в 44-выводных корпусах)

·   Совместимость по контактам с микросхемами MAX 7000A и MAX 7000B

·   Улучшенные особенности в микросхемах MAX 7000E и MAX 7000S

·   6 контактов или управление от логики сигналами output enable;

·   Два общих тактовых сигнала с возможностью инверсии;

·   Дополнительный ресурс межсоединений для улучшения разводки;

·   Быстрый ввод обеспечивается специальным путем от контакта ввода/вывода до триггера макроячейки;

·   Программируемая скорость изменения фронта сигнала.

·   Программное обеспечение для различных платформ PC, Sun SPARCstation и HP 9000 Series 700/800 обеспечивает поддержку процесса проектирования, размещение и разводку.

·   Дополнительные возможности по вводу проекта и моделированию обеспечиваются использованием файлов списка соединений EDIF 200 и 300, библиотеки параметризированных модулей (LPM), компонентов DesignWare, Verilog HDL, VHDL, других интерфейсов с популярными EDA средствами от производителей Cadence, Mentor Graphics, OrCAD, Synopsys и Synplicity.

·   Поддержка программирования с помощью Altera MPU, MasterBlaster, ByteBlasterMV и программаторов третьих фирм.

Приведём сводную таблицу по серии МАХ7000S:

Таб.2.2. Сводная таблица по серии МАХ7000S

Где:

·   Usable gates – логические вентили

·   Macrocells – макроячейки

·   Logic array blocks –блоки логических массивов

·   Maximum user I/O – выводы микросхемы под вход/выход

·   Fcnt – верхняя рабочая частота счётчика

Приведём основные функциональные характеристики серии МАХ700 в Таб.2.3:












Таб.2.3. функциональные характеристики серии МАХ7000

 Архитектура серии МАХ7000 полностью поддерживает эмуляцию ТТЛ и

высокоинтегрированные SSI, MSI, LSI логические функции.

Микросхемы выпускаются в следующих корпсных исполнениях PLCC, PGA, PQFP, RQFP и TQFP, Данные приведены в Таб.4

Таб.2.4. корпсные исполнения

Устройства серии МАХ7000 содержат от 32 до 256 макроячеек, которые объединены в группы по 16, называемые блоки логических массивов (LABs-logic array blocks). Каждая макроячейка может рассматриваться как  программируемая матрица И, и фиксированная матрица ИЛИ. Программируемые  регистры с независимо-программируемыми: сигналом синхронизации (clock), разрешение синхронизации (clock enable), обнуления (clear) и предустановки (preset) .

Для реализации сложных логических функций, макроячейки могут использовать общие разделяемые логические расширители и высокоскоростные параллельные расширители термов и составлять до 32-х     термов на одну макроячейку.

Устройсва серии МАХ7000 имеют программируемый режим экономии скорость/мощность. Могут экономить до 50%  при увеличении задержки.

Выходные драйвера всей серии могут работать с уровнем 3,3….5 В, позволяя этим работать в смешанных схемах. Программируются устройства с помощью схематически-тектового описания, языка VHDL(Verylog HDL) и AHDL(Altera hardware description language).

2.1. Внутренняя структура

Архитектура серии МАХ7000 включает в себя 4 дополнительных входа, которые могут быть использованы как

·   Входы общего назначения

·   Входы высокоскоростных управляющих сигналов для каждой макроячейки и выводов I/O

Приведём блок-схему серии МАХ7000S:

Рис.2.1. блок-схема ерии МАХ7000S

 

·   LAB(ogic array block) – логические блоки

·   Macroceels – макроячейки

·   PIA (Programmeble Interconnect Array) – программируемая матрица внутренних соединений - шина, которая включает в себя все специальны выводы, выводы I/O и макроячейки

К каждому LAB блоку подсоединяется следующие сигналы:

·   36 сигналов с PIA

·   глобальные сигналы управления регистрами

2.2. Описание макроячейки

Каждая макроячейка может быть индивидуально сконфигурирована для каждой или группы логических операций. Макроячейка состоит из трёх функциональных блоков:

·   Матрица выборов терма (Product-Term Select Matrix)

·   Программируемая матрица И

·   Программируемый выходной регистр

Приведём структурную схему макроячейки серии MAX7000S на рис.2.

Рис.2.2. схему макроячейки серии MAX7000S

Комбинаторная логика реализуется в макроячейке с помощью логической матрицы И, формирующей пять коньюктивных термов. Матрица выбора термов распределяет термы на входы элементов ИЛИ и ИСКЛЮЧАЮЩЕЕ ИЛИ реализующих логическую функцию входных переменных. 

Матрица выбора термов обеспечивает распределение термов на входы управления выходным регистром макроячейки: сигналом синхронизации (clock), разрешение синхронизации (clock enable), обнуления (clear) и предустановки (preset).

Каждая  макроячейка может индивидуально программироваться для реализации D-, T-, JK-, или SR-триггера с программируемым режимом синхронизации.

Каждый программируемый регистр имеет 3 режима синхронизации:

·   Глобальным тактовым сигналом Global clock (наибольшее быстродействие по задержке “синхросигнал-выход”, clock-to-output)

·   Глобальным тактовым сигналом Global clock c  разрешением сигнала Enable высокого активного уровня. Обеспечивает разрешение синхронизации каждого триггера при высоком быстродействии по задержке “синхросигнал-выход”, clock-to-output).

·   Упрвлающим сигналом терма макроячейки или вывода ПЛИС

В серии МАХ7000S имеются 2 глобальных тактовых сигнала GCLK1 и GCLK2.  Как видно из рис.2 синхронизация может осуществляться непосредственно GCLK1 и GCLK2, а также синхросигналом сформированным из двух сигналов GCLK1 и GCLK2.  Каждый регистр также имеет асинхронный режим предустановки preset и обнуления clear.

Каждый регистр может может быть отдельно сброшен активным низким уровнем на выводе глобального сброса (GCLRn). По включению питания все регистры сброшены в 0.

Большинство логических функций может быть реализовано с помошью пяти коньюктивных термов, формируемых в макроячейке. Это обеспечивается наличием в каждой макроячейке логических расширителей:

·   Обшего разделяемого расширителя (shareble expander)

·   Паралельного расширителя (parallel expander)

Эти расширители обеспечивают синтезирование заданных логических функций при минимальном использовании ресурсов ПЛИС и максимальном быстродействии.

Каждый LAB блок имеет 16 разделяемых расширителей , которые собирают свободные коньюктивные термы (по одному от каждой макроячейки), инвертируют их и подают обратно в логическую матрицу И.

Параллельные расширители используют свободные конъюктивные термы соседних макроячеек для реализации сложных логических функций с максимальным быстродействием. При использовании параллельных расширителей на входы элемента ИЛИ макроячейки может быть подано до 20 термов (5 термов макроячейки и 15 от соседних).

2.3. Программируемая матрица соединений 

Программируемая матрица соединений  (PIA) обеспечивает разводку логических сигналов между блоками LAB. PIA это общая шина реализующая программируемый маршрут соединения любого места кристалла с любым источником сигнала. К PIA подключаются выводы всех макроячеек и все выводы микросхемы . Подключение сигналов PIA к LAB  показано на рис.2.3. Сигнал PIA подключаемый к LAB выбирается с помошью 2-х входового элемента И,  на одном из входов которого формируется с помошью EEPROM.

Рис.2.3. Подключение сигналов PIA к LAB  

2.3. Блок   контроля выводов I/O.

Блок   контроля выводов I/O позволяет каждый пин I/O индивидуально сконфигурировать как вход, выход или альтернативный. Каждый имеет трёхстабильный буфер, который индивидуально управляется одним из сигналов глобального разрешения или напрямую на GND или Vcc. Блок   контроля выводов I/O для серии EPM7064, EPM7032 имеет два глобальных сигнала с активным низким уровнем на пинах (OE1 и OE2).

Когда сигнал управления трёхстабильным буфером подключён к земле, вывод находится в третьем состоянии (высоимпедансном). В этом случае вывод может использоваться как специализированный вход (dedicated input) когда к  Vcc то в режиме разрешения выхода.

Архитектура серии МАХ7000 позволяет реализовать двухпетлевую обратную связь. При этом петли обратной связи макроячейки  и вывода независимы.

Рис.3. Конфигурация pin.

I/O.






                                                         Рис.4 Блок   контроля выводов

2.4. Технические характеристики.

Выберем для устройства ПЛИС из серии МАХ7000S-EPM7064SLC-10 как оптимальнай вариант по соотношению цена/производительность.












Рис.5. Зависимость                    Рис.6. EPM7064S в 44-pin PLCC      

Из корпусного исполнения выберем PLCC-44 (DIP) как наиболее удобный для пайки в домашних условиях.

Рис.7. Зависимость выходного напряжения от тока.

Рис.8. Электрические характеристики MAX7000S




2.5. Программирование в системе ISP

ПЛИС семейства МАХ7000 программируются через интерфейс JTAG. Интерфейс JTAG был разработан группой ведущих специалистов по проблемам тестирования электронных компонентов (Joini Action Group). В дальнейшем он был зарегистрирован в качестве промышленного стандарта IEEE Std 1149.1-1990 (IEEE Standard Test Access Port and Boundary-Scan Architecture). Он может быть использован для следующих целей:

·   тестирования печатных плат

·   конфигурирования (программирования) кристалла

·   внутрисхемной отладки

 Доступ к модулю JTAG осуществляется через четыре вывода ПЛИС , составляющих так называемый «порт тестового доступа» (Test Access Port, TAP): TMS, TCK, TDI и TDO.

Микросхемы могут программироваться в системе ISP через выводы интерфейса JTAG стандарта IEEE Std. 1149.1-1990. Возможность нутрисистемного программирования (ISP) обеспечивает существенное сокращение сроков отладки. В ПЛИС семейства МАХ7000 реализована внутренняя генерация высокого напряжения для программирования ячеек EEPROM, что позволяет программировать при напряжении 3.3 В. В режиме программирования выводы ПЛИС находятся в третьем состоянии. Программирование микросхем после установки их на плату позволяет также избежать повреждения выводов TQFP.

Микросхемы также позволяют проводить перифирийное сканирование (BST). Список JTAG иструкций приведён в Таб.2.5.

Таб.2.5 Список JTAG иструкций

Если интерфейс JTAG не требуется то JTAG выводы используються как I/O общего назначения.

3.Описание программного пакета Quartus II v.4.1

3.1 Обшие характкристики САПР Quartus II

При работе с микросхемами программируемой логики основным инструментом является САПР. Фирма Altera предлагает два САПР MAX+PLUS II и Quartus II. Каждый САПР поддерживает все этапы проектирования: Ввод проекта, Компиляция, Верификация и Программирование. Каждый САПР имеет Tutorial (Самоучитель), который устанавливается при инсталяции пакета. Tutorial состоит из занятий, в ходе которых проходится весь цикл проектирования от ввода проекта до программирования микросхем. При инсталяции также устанавливаюся файлы, описывающие проект так, что в ходе изучения Tutorial можно пропускать отдельные занятия и использовать готовые файлы. Например, можно пропустить "Ввод проекта" и перейти к "Компиляции" проекта, используя готовые файлы.

САПР MAX+PLUS II является более простым в освоении по сравнению с Quartus II. Он поддерживает семейства MAX, FLEX и ACEX, которые содержат микросхемы с 5В питанием и количеством функциональных преобразователей от 32 до 4992 и имеет меньшее количество настроек. Этот САПР фирма Altera не развивает и рекомендует переходить на Quartus II.

САПР Quartus II является основным. Фирма Altera активно его развивает. Он поддерживает все новые семейства микросхем и обладает особенностями, которых нет в MAX+PLUS II.
























Таб.3.1.Таблица семейств микросхем, поддерживаемых различными САПР фирмы Altera

3.2. Основные этапы проектирования СБИС ПЛ

Основные этапы проектирования СБИС ПЛ:

1. Техническое задание

2. Ввод описания проекта (поведенческое или структурное)

3. Моделирование (функциональное)

4. Синтез :

·   Преобразование описания проекта в схему на заданной элементной базе

·   Оптимизация схемы с учётом ограничений по быстродействию и занимаемой площади ПЛИС

5. Разводка и размещение внутренних ресурсов ПЛИС с учётом наложенных ограничений по быстродействию и занимаемые ресурсы

6. Временной анализ – проверка соответствия созданной ПЛИС условиям быстродействия ТЗ

7. Моделирование на вентильном уровне

·   Временное моделирование

·   Окнечная проверка правильности функционирования

8. Тестирование и отладка ПЛИС в составе системы  (ISP, JTAG, Signal tap)

Основные возможности пакета Quartus II v.4.1:

·   Различные способы ввода поведенческих структурных описаний проекта

·   Интегрированные средства помощи для создания сложных проектов Mega Wizard & SOPC

·   Система синтеза

·   Система рзмещения внутренних ресурсов и разводки ПЛИС

·   Система моделирования

·   Система временного анализа и анализа потребляемой энергии

·   Система программирования ПЛИС

·   Средства оптимизации быстродействия LogicLock

·   Система интеграции с другими САПР

·   Система пректирования блоков Цифровой обработки сигналов(DSP)

·   Интегрированные средства разработки ПО для микро-ЭВМ

·   Поддержка использования IP-модулей

·   Поддержка ОС – Windows, Solaris, HPUS, Linux

Способы ввода описания проекта:

·   В рамках пакета Quartus

ü Текстовый ввод (VHDL, AHDL, Verilog)

ü Редактор памяти (Hex, Mif)

ü Схемный ввод

·   Возможность ввода проекта в других САПР (EDIF, HDL, VQM)

·   Возможность использования мегафункций и IP- модулей

·   Смешанный способ

Текстовый ввод описания проекта:

·   Возможности:

Ø Нумерация линий

Ø Использование заготовок языковых конструкций

Ø Отображение ключевых слов цветом

·   Используемые языки

Ø AHDL (Altera Hardware Design Language), расширение *.tdf

Ø VHDL (Verilog Hardware Design Language), расширение *.vhd

Ø Verilog - расширение *.v

Схемный ввод описания проекта:

При схемном вводе описания проекта могут использоваться:

·   Простейшие логические элементы

·   Параметризируемые модули

·   Мега-функции Altera

·   Ранее созданные компоненты (тестовым и др. способами)

3.3 Создание нового проекта (схемным вводом)

3.3.1 Создание нового проекта

  Открыв пакет  Quartus II выбираем из меню File пункт New Project Wizard… - мастер создания новых проектов. В открывшемся окне нажимаем кнопку Next и попадаем в окно для задания текущей директории проекта. Заполняем три строки как показано на Рис.1 и нажимаем кнопку Finish и подтверждаем создание проекта.

 










Рис.3.1 Меню задания текущей директории проекта


  В данном случае текущий проект будет назван Work и будет создана директория по адресу D:/altera/qdesigns41/Condition/work.

3.3.2 Создание нового файла

  После создания нового проекта произведем создание нового файла проекта. Меню File пункт New… в открывшемся диалоговом окне Рис.2 выберем тип создаваемого файла.

 
















Рис.3.2 Меню выбора типа файла проекта

  На закладке Device Design File:

AHDL File – файл с описанием проекта на языке AHDL, Block Diagram/Schematic File ­– описание проекта в виде блок-диаграмм, EDIF File – файл Electronic Design Interchange Format, Verilog HDL File – файл с описанием на языке Verilog, VHDL File – файл с описанием на языке VHDL.

  Выберем пункт Block Diagram/Schematic File и нажмем OK. На рабочей панели Quartus II откроется окно с файлом Block1.bdf в котором и создадим наш проект.

3.3.3 Создание схемы

  После создания файла проекта становится активной панель инструментов расположенная слева от рабочей области файла и представленная на Рис.3. В панели инструментов представлены средства для создания проекта. Инструмент Symbol Tool изображен на Рис.3 в верхнем правом углу, нажмем на его иконке левым щелчком мыши, в результате нам откроется Symbol Рис.3.4. В левом верхнем углу представлен список стандартных библиотек  Quartus II, с основными типами элементов, применяемых на практике.

Рис.3.3 Ввод символов в схему.

  Как показано на Рис.4 из библиотеки выберем primitives/pin/input для задания входных пинов. Изображение компонента индицируется в правом окне. Нажмем кнопку OK, и приступим к непосредственному расположению выбранного компонента.

 










Рис.3.4 Меню Symbol

  После расположения достаточного количества выбранных компонент в рабочей области файла Block1.bdf нажмем правую кнопку мыши и из появившегося контекстного меню выберем пункт Cancel, отменив дальнейший ввод компоненты. Повторно воспользовавшись инструментом Symbol Tool установим кроме компоненты входа input, компоненту выхода output, и, например, компоненту двухвходовое И (and2) из библиотеки primitives/logic/and2. Наименования компонент можно напрямую указывать в строке Name, например указание имени output приведет к непосредственному появлению в рабочей области компонента выхода.

  Произведя установку требуемого числа элементов произведем соединение входов и выходов компонент, пометив курсор мыши на один из входов элемента 2­-И, зажмем левую кнопку мыши и соединим и выходным концом элемента входа.

Рис.3.5 Шины, цепи, каналы связи

 Проделаем аналогичную операцию для всей схемы и получим схему приведенную на Рис.3.6

 




Рис.3.6 Схема текущего проекта

  Переименуем элементы. Для этого произведем вначале двойной щелчок левой кнопкой мыши по одному из элементов input. В результате откроется окно изображенное на Рис.3.7 представляющее свойства выбранного пина. В закладке General содержимое строки Pin name(s) изменим на A, таким образом присвоив имя A первому пину. Строка Default value представляет собой значение логического сигнала на пине по умолчанию, в данном случае Vcc т.е. пин «подтянут» на плюс питания. Возможно изменить значение по умолчанию на GND или ноль. 

 











Рис.3.7 Свойства пина

  Подобным образом изменим имя второго входного пина на B, а выходного на C. Изменения имени сразу же будут проиндицированы на схеме.

3.3.4 Компиляция проекта

  Перед осуществлением компиляции произведем выбор типа кристалла. Для этого выбираем пункт Device… из меню Assignments.

  В открывшемся окне в строке Family выберем семейство MAX7000S, а в окне Available Devices выберем конкретное устройство, например, EPM7064SLC44-10. Нажатием кнопки OK подтвердим выбор кристалла.

  Для запуска процесса компиляции выберем пункт Start Compilation из меню Processing. Подтвердим сохранение текущего файла и ожидаем окончания процесса компиляции.

  По окончании компиляции появляется окно с сообщением о результатах компиляции и количестве ошибок и предупреждений.

В появившемся на рабочей панели окне Compilation Report Рис.3.8 выберем из меню Fitter пункт Floorplan View.






 










Рис.3.8 Окно Compilation Report

  Окно Floorplan View приведено на Рис.3.9 и представляет собой проект размещенный внутри кристалла.

Редактор топологии проекта позволяет:

·   Осуществлять текущие значения (Current Asignments)

·   Отображать результаты последней компиляции (Last Compilation)

·   Оптимизировать временные параметры (Timing Closure)

 












Рис.3.9 Окно Floorplan View

  На Рис.8 представлено внутреннее содержимое выбранного нами кристалла EPM7064SLC44-10 – 4-ре макроблока, обозначенных A, B, C, D соответственно, каждый из макроблоков содержит по 16 макроячеек. Пины кристалла, а также макроячейки, использованные в проекте обозначены цветом. Можно заметить, что компилятор сам выбрал используемые макроячейки и, что особенно важно, сам выбрал используемые пины кристалла, т.е. ножки микросхемы, что в ряде случаев является неприемлемым.

  Для задания конкретных пинов микросхемы, которые будут использованы в проекте обратимся к меню Assignments пункту Pins. В открывшемся окне обратимся к самому нижнему меню представленному на Рис.3.10

Рис.3.10 Меню для задания пинов

  Произведем двойной щелчок левой кнопкой мыши по выделенному на Рис.9 полю, всплывшее меню позволяет выбрать один из пинов использованных в проекте, теперь произведя двойной щелчок левой кнопкой мыши по полю находящемуся справа, выберем из списка пинов микросхемы требуемые. Сопоставим, например A – PIN_4, B – PIN_4, C – PIN_4. Далее необходимо подтвердить установки сохранением  и вновь произвести компиляцию проекта.

  Обратим внимание, что теперь схема будет выглядеть как представленная на Рис.3.11.

Рис.3.11 Схема проекта после установления «распиновки»

·   Для каждого вывода можно вывести столбцы с заданными временными параметрами

·   Позволяет включить/выключить изображение каждого банка ввода/выввода своим цветом

Основные опции можно установить в следующем меню на рис.3.12:














Рис.3.12. меню Assignment Editor

Также выводы можно переназначит с помошью редактора разводки ПЛИС на Рис.3.13. Следует просто перетащить вывод из системы поиска узлов Node Finder в редактор разводки ПЛИС (Floorplan).

Рис.3.13 Меню  Floorplan











Рис.3.14 Задание опций схемного редактора

3.3.5 Проведение временной симуляции

В  пакет Qyartus встроен статический временной анализатор со следующими возможностями:

·   Временной анализ однотактной синхронизации

Ø Fmax – максимальная тактовая частота

Ø Tsu – время предустановки (setup time)

Ø Th – время удержания (hold time)

Ø Tco – задержка тактовая частота-выход (clock-to-out-time)

·   Временной анализ многотактной синхронизации

Ø При наличии нескольких синхросигналов

Ø Используется принцип временных зазоров (Slack analysis)

Временной анализ осуществляется автоматически после компиляции.

Иногда для начала симуляции требуется задать файл временных диаграмм процедурой, изображённой на Рис.3.15

Рис.3.15 Задание файл временных диаграмм

  Для проведения симуляции зададим вектор входных сигналов меню Processing/Simulation Debug  пункт Current Vector Inputs. Попадаем в окно симуляции представленное на Рис.3.16

Рис.3.16 Окно симуляции

  Нам предстоит загрузить список входов  и выходов для которых затем произведем симуляцию. Для этого произведем двойной щелчок в левом свободном левом поле. Появляется окно Insert Node Bus в котором нажимаем кнопку Node Finder… В окне Node Finder в строке Filter выбираем раздел Pins:input и нажимаем кнопку List. Видим, что в окне Nodes Found: появился список входных пинов, который мы при помощи кнопки  >> перегружаем в окно  Selected Nodes:, нажимаем OK. И подтверждаем выбор нажатием OK в окне Insert Node Bus. Установка выходных пинов производится точно так же вызовом окна Insert Node Bus, только параметр Type необходимо в нем заменить на OUTPUT. И в строке Filter окна Node Finder выбираем раздел Pins:output.

  В результате проделанных операций получим окно симуляции изображенное на Рис.3.17

 








Рис.3.17 Окно симуляции после задания вектора сигналов

  Выделяя необходимые сигналы на требуемом интервале времени, при помощи нажатия и удержания левой кнопки мыши, задаем на данном интервале необходимые логические уровни из меню сигналов, расположенного непосредственно над выделяемой областью.

  После задания всех уровней сигналов выбираем пункт Start Simulation из меню Processing и ожидаем результатов симуляции, представленных, например, на Рис.3.18

 






Рис.3.18 Результат симуляции

3.3.6 Преобразование блок-диаграмм в VHDL файл

  Для осуществления преобразования файла блок-диаграмм в VHDL файл выберем из меню File   Create/Update пункт Create HDL Design File for Current File.

 





Рис.3.19 Меню выбора HDL Design File

  Открывшееся окно Рис.3.19 предлагает выбрать тип создаваемого HDL файла. Оставив выбранным пункт VHDL, нажмем OK. Через некоторое время появляется сообщение о выполнении операции создания файла. Откроем созданный файл из меню File Open…,  для нашего проекта VHDL файл по умолчанию будет назван work.vhd. За строками комментариев находим  VHDL описание ранее созданного проекта.


3.3.7 Изменение установок проекта

Для изменения текущих настроек проекта используем контекстное меню либо меню-Assignments изображенное на рис.3.20:

 

Рис.3.20 Изменение установок проекта

3.3.8. Компиляция проекта

 Доступны следуюшие режимы компиляции из меню Processing-Start изображённого на Рис.3.21:

·   Полная компиляция (Start compilation), включая сборку ПЛИС

·   Start Analysis & Elaboration – проверка синтаксиса и построение базы данных объекта компиляции

·   Start Analysis & Syntesis - проверка синтаксиса и построение базы данных, синтез, оценка быстродействия объекта компиляции

·   Start Timing  Analysisтолько оценка быстродействия

·   Start Design Assistantзапуск помощника в проектировании

·   Start Signal Probeзапуск компиляции в режиме “пробы”

·   Stop – остановка компиляции

Рис.3.21 меню Processing-Start

3.10 Программирование в среде Quartus II v.4.1

ПЛИС семейства МАХ7000 программируются через интерфейс JTAG. Интерфейс JTAG был разработан группой ведущих специалистов по проблемам тестирования электронных компонентов (Joini Action Group). В дальнейшем он был зарегистрирован в качестве промышленного стандарта IEEE Std 1149.1-1990 (IEEE Standard Test Access Port and Boundary-Scan Architecture). Он может быть использован для следующих целей:

·   тестирования печатных плат

·   конфигурирования (программирования) кристалла

·   внутрисхемной отладки

 Доступ к модулю JTAG осуществляется через четыре вывода ПЛИС , составляющих так называемый «порт тестового доступа» (Test Access Port, TAP): TMS, TCK, TDI и TDO.

Для доступа к меню программирования выберем Tools-Programmer (или значёк         на па        нели инструментов). Окно параметров программирования Рис.3.22 выберем файл проекта для прошивки *.pof , режим программирования (Mode) выберем JTAG, слева на панели находятся управляющие кнопки. Для начала программирования следует задать параметры:

·   Programm/Configure – запись программы и конфигурации

·   Verify – с проверкой  результата

·   Security bit – установка бита зашиты

Рис.3.22 Окно параметров программирования

В меню Hardware Setup Рис.3.23 выбирается тип устройства программирования Byteblaster, на порту LPT.

Рис.3.23 Тип устройства программирования.

Далее Start и в окне Progress наблюдаем за процессом программирования.

4.Устройство и характеристики программатора и стенда

4.1. ByteBlasterMV устройство загрузки конфигурации ПЛИС фирмы Altera

Общая характеристика:

1.Устройство ByteBlasterMV служит для загрузки конфигурации в ПЛИС Altera через параллельный порт персонального компьютера (см. рис.4.1).

Устройство ByteBlasterMV обеспечивает конфигурирование ПЛИС с различным напряжением питания (VCC 3.3 В или 5.0 В), на что указывают бу-квы MV - Multi Volt.

Обеспечивает программирование семейств, выполненных по технологии EEPROM: MAX 9000, MAX 7000S, MAX 7000A, MAX 3000A

Обеспечивает конфигурирование семейств, выполненных по технологии SRAM: APEX 20K, FLEX 10K (включая FLEX 10KA и FLEX 10KE), FLEX 8000 и FLEX 6000

2. Режимы загрузки конфигурации

Устройство ByteBlasterMV обеспечивает следующие режимы загрузки конфигурации:

PS-режим (пассивный последовательный режим [PS - Passive Serial]) - используется для конфигурации микросхем семейств APEX 20K, FLEX 10K, FLEX 8000 и FLEX 6000.

JTAG-режим - используется для программирования или конфигури-рования микросхем семейств APEX 20K, FLEX 10K, MAX 9000, MAX 7000S, MAX 7000A, MAX 3000A.

Рис. 4.1. Подключение устройства ByteBlasterMV

3.Для подключения к параллельному порту персонального компьютера ис-пользуется 25-контактный разъем. Для подключения загрузочного кабеля к конфигурируемой плате используется 10-контактный разъем.                              Для конфигурирования 2,5-вольтовых микросхем семейств APEX 20K, FLEX 10K резисторы (1) и контакт VCC (см. рис.4.2) подключают к напряже-нию питания 3,3 В, а контакт VCCINT - к напряжению питания 2,5 В.

В PS-режиме на контакт VCCIO устройства должно быть подано напряже-ние 2,5 или 3,3 В, а на контакт VCC - 3,3 В.

В JTAG-режиме на контакт VCCIO должно быть подано напряжение ис-точника питания 2,5 В или 3,3 В.

Устройство ByteBlasterMV соединяется с параллельным портом персо-нального компьютера при помощи стандартного 25-контактного разъёма. Контакты разъема описаны в таблице 4.1.

Таблица 4.1. Контакты разъема параллельного порта

Рис.4.2. Электрическая схема устройства ByteBlasterMV

Напряжение питания VCC и земли GND подаются на устройство к ByteBlasterMV от конфигурируемой платы.

Контакт

Сигналы

PS-режим

JTAG-режим


Обозначение

Описание

Обозначение

Описание

1

DCLK

Тактовый сигнал

TCK

Тактовый сигнал

2

GND

Земля

GND

Земля

3

CONF_DONE

Контроль состояния конфигурации

TDO

Выход данных

4

VCC

Напряжение питания

VCC

Power supply

5

nCONFIG

Контроль состояния конфигурации

TMS

Управление конечным автоматом JTAG

6

-

Не используется

-

Не используется

7

nSTATUS

Состояние конфигурации

-

Не используется

8

-

Не используется

-

Не используется

9

DATA0

Вход данных

TDI

Вход данных

10

GND

Земля

GND

Земля

Таб.4.2 Контакты разъема загрузочного кабеля

Для подключения загрузочного кабеля к конфигурируемой плате исполь-зуется двухрядный 10-контактный штыревой разъём (см. рис.4.4).

           Контакты разъема должны быть соединены с конфигурационными выво-дами микросхем. Через этот разъем подается питание от конфигурируемой платы на устройство ByteBlasterMV.

Подключение устройства к программатору:

Рис.4.3. Подключение устройства к программатору

   Основные понятия:

·   BST - Boundary Scan Test (тестовое периферийное сканирова-ние цифровых устройств).

·   FLEX - Flexible Logic Element Matrix (матрица элементов гибкой логики).

·   JTAG - Joint Test Action Group (объединенная группа по вопро-сам тестирования цифровых схем).

·   MAX - Multiple Array Matrix (матрица множественных массивов логических элементов).

·   PROM - Programmable Read Only Memory (программируемое ПЗУ).

·   TAP - Test Access Port (порт тестирования JTAG).

·   TCK - Test Clock (тактовый вход JTAG).

·   TDI - Test Data Input (вход тестовых данных JTAG).

·   TDO - Test Data Output (выход тестовых данных JTAG).

·   TMS - Test Machine State Control (управление конечным автома-том JTA).

·   ПЗУ - постоянное запоминающее устройство.

·   ПЛИС - программируемая логическая интегральная схема.

4.2. Описание стенда

Лабораторный стенд включает в себя на одной печатной плате:

·   ByteBlasterMV устройство загрузки конфигурации ПЛИС фирмы Altera

·   ПЛИС EPM7064SLC44-10

·   Устройство индикации

·   Коммутациооные устройства (кнопки)

·   Стабилизатор питания

Стенд предназначен для работы в лаборатории и наглядной демонстрации возможностей ПЛИС. Он позволяет внутрисхемно  программировать, тестировать (с помощью JTAG), эмулировать работу ПЛИС.

Схема электрическая принципиальная стенда приведена в приложении.

Блок программатора соответствует ByteBlasterMV фирмы Altera.

Блок управления представляет собой устройство индикации и коомутации. При назначении I/O как “out” – при лог.”0” загорается светодиод VD3-VD13. При назначении I/O как “in” – при нажатии на кн. SB1-SB10 подаём лог.”0” на входы ПЛИС, в отпушенном состоянии лог.”1” за счёт подтягивающего резистора R25-R35.

***Недопускается нажатие кнопки в реж. OUT , и лог. “1”.

VD2 – индицирует наличие питания +5 В.

ПЛИС EPM7064SLC44-10 установлена в панель PLCC-44 (DIP).

Схема электрическая принципиальная приведена на Рис.3 приложения.

Рисунок печатной платы приведён на рис.1 приложения.

Внешний вид стенда приведён на рис.2 приложения.

Микросхема SN74HC244 заменима на К561АП5.

Во избежание перегрева DA1 рекомендуется применять его на ток 1А.

Компакт диск в приложении включает в себя:

ü  пакет Quartus II v4.1 Web + crack

ü  пример проекта

ü  информация по ПЛИС Altera

ü  пояснительная записка

ü схема электрическая принципиальная стенда

ü чертежи печатной платы стенда






Список использованной литературы

1. ftp://ftp.efo.ru

6. Евстифеев А.В. “Микроконтроллеры AVR семейства Tiny и Mega фирмы Atmel”-Москва, Издательский дом Додека 21, 2004г.

 



































Приложение

Рис.1. Эскиз  печатной платы

Рис.2. Внешний вид стенда

Похожие работы на - Структура и программирование ПЛИС фирмы Altera в САПР Quartus II, её применение в лабораторном стенде

 

Не нашел материал для своей работы?
Поможем написать качественную работу
Без плагиата!